área de pesquisa
- A New Quadratic Formulation for Incremental Timing-Driven Placement
- Algoritmo de Prefetching de dados temporizado para Sistemas Multiprocessadores baseados em NoC
- Avaliação dos efeitos da anestesia peridural torácica sobre as alterações miocárdicas associadas à morte encefálica: estudo experimental
- Cell selection to minimize power in high-performance industrial microprocessor designs
- Christiano Saviotti de Araújo
- Dayane Alfenas Reis
- Decomposição de coeficientes trigonométricos para a redução de área e potência em arquiteturas FFT híbridas na base 2
- Descrição e síntese de uma arquitetura em FPGA para o cálculo de FFT aplicada na geração de imagens SAR
- Development of a Framework for Modular ASIC Design for Automotive Entertainment Applications
- Discrete gate sizing and timing-driven detailed placement for the design of digital circuits
- Edna Natividade da Silva Barros
- Edson Camilo
- Edson Guimaraes de Azeredo
- Exploração de Paralelismo no Roteamento Global de Circuitos VLSI
- Finding Placement-Relevant Clusters With Fast Modularity-Based Clustering
- Frame-Level Redundancy Scrubbing Technique for SRAM-based FPGAs
- FRANK SILL TORRES
- Germano de Souza Fonseca
- Guilherme Augusto Flach
- Harald Rudolf Kisch
- Helga Uchoa Dornellas
- IMPACTO DA PANDEMIA COVID-19 NA FORMAÇÃO INICIAL DE PROFESSORES: UMA REVISÃO NARRATIVA DA LITERATURA
- Josilda da Cruz Silivera
- Lisandro Manuel De la Torre Rodríguez
- Logic Synthesis Methods for Memristive Material Implication Logic
- Matheus Torres Alvarenga Silva
- Minimização Lógica por Fusão de Portas
- Minimizing Transistor Count in Transistor Networks
- Ricardo Augusto da Luz Reis
- Roteamento Global de Circuitos VLSI
- Síntese Automática do Leiaute usando o ASTRAN
- Tackling the Drawbacks of a Lagrangian Relaxation Based Discrete Gate Sizing Algorithm
- Test Generation for Shared-Memory Verification of Multicore Chips
- UMA ESTRATÉGIA PARA REDUÇÃO DE CONGESTIONAMENTO EM SISTEMAS MULTIPROCESSADORES BASEADOS EM NOC
- Utilizando Folding no Projeto de Portas Lógicas Robustas à Variabilidade de Processo
- VALIDAÇÃO DE UMA ESPECIFICAÇÃO TDEVC PARA O DESENVOLVIMENTO DE DEVICE DRIVERS ROBUSTOS
- Variabilidade em FinFETs
- Wagner Caldas Bressam