Hardware Conceito

área de pesquisa

• N¿CLEO DE PESQUISA EM INFORM¿TICA NO MATO GRANDE
• "Ajuste de tráfego intrachip obtido por simulação no nível de transação a modelos de séries autossimilares"
• "Autenticação de Circuitos Integrados usando Physical Unclonable Functions"
• "Caracterização analítica de carga de trabalho baseada em cenários de aplicações multimídia"
• "Checagem de equivalência de sequências de estados de projetos digitais em RTL com modelos de referência em alto nível e de protocolo de comunicação"
• "COLMÉIA: uma Tecnologia Adaptativa de Entrada de Dados ao Computador"
• "Construção e Avaliação de uma Solução Eficiente para Comunicação entre Processadores SPARCv8"
• "Controle Automatizado para Scanners de Luz".
• "Desenvolvimento de um sistema dinamicamente reconfigurável baseado em redes intrachip e ferramenta para posicionamento de módulos"
• "DyAFNoC: Sistema dinamicamente reconfigurável baseado em redes intrachip com algoritmo de roteamento ordenado por dimensão flexibilizado"
• "Estudo e Avaliação do desempenho de Estratégias de Controle Direto do Torque em Máquinas de Indução"
• "Filtragem de sinais do acelerômetro pela difusão anisotrópica"
• "HybridDesk: Uma Abordagem para Transições entre Interfaces em um Sistema Híbrido Semi-imersivo."
• "IMPLEMENTAÇÃO DE CACHE NO PROJETO ArchC"
• "Implementação do barramento on-chip AMBA baseada em computação reconfigurável"
• "LUTS: A Light-Weight User-Level Transaction Scheduler"
• "Mapeamento e posicionamento de módulos processantes em sistemas dinamicamente reconfiguráveis baseados em redes intrachip"
• "MoDiAA - Modelo difuso para ajuste de alimentação de peixes em pisciculturas: uma abordagem híbrida para extração do conhecimento"
• "Proposta de um Núcleo de IP para Classificação de Sinais Cardíacos baseado em técnicas de Redes Neurais e de Tolerância a Falhas"
• "Proposta e implementação de uma camada de integração de serviços de segurança (CISS) em SoC e multiplataforma"
• "Refatoração com Enfoque em Portabilidade como Estratégia de Reuso em Desenvolvimento de Middleware para TV Digital Interativa"
• "SPARC16: Uma Nova Visão de Compressão para Processadores SPARC"
• "Traços de personalidade e expressividade a partir de comunicação em linguagem natural para avatares em mundos virtuais 3D"
• Desenvolvimento de uma ferramenta para auxiliar na detecção do estresse térmico bovino
• "Investigação do Impacto de Fenômenos de Variabilidade e do Efeito BTI na Robustez de Contramedidas a Ataques DPA/DEMA
• 1magináriO: Poéticas Computacionais
• 2-DOF Laser Structure for Autonomous External Quadrotor Guidance
• 2D-VLIW : uma arquitetura de processador baseada na geometria da computação
• : Implementação de uma plataforma HW/SW para Automação Industrial, utilizando Hardware Reconfigurável com Processador NIOS II em conformidade com o padrão IEEE 1451.
• ?HARD GAME? ASSOCIANDO REALIDADE VIRTUAL À TEORIA DE JOGOS PARA A APRENDIZAGEM DE MANUTENÇÃO DE COMPUTADORES
• ?HdSC: Modelagem de Alto Nível para Simulação Nativa de Plataformas com Suporte ao Desenvolvimento de HdS?
• A comparison between evolutionary and local search techniques applied to NoC design space exploration
• A Comprehensive Evaluation of Convolutional Hardware Accelerators
• A Comprehensive Framework for the Specification of Hardware/Software Systems
• A CONTRIBUIÇÃO DA INTELIGÊNCIA ARTIFICIAL (IA) NA FILOSOFIA DA MENTE
• A coverification Framework
• A differential IR-UWB transmitter using PAM modulation with adaptive PSD
• A Digital Signal Amplification Device for Microelectrode Arrays based on Stochastic Resonance
• A Dynamically Reconfigurable Hard-Real-Time Communication Protocol for Embedded Systems
• A Estrutura de Hipercubo e os Autômatos Autônomos
• A Fast, Accurate, and Comprehensive PPA Estimation of Convolutional Hardware Accelerators
• A Flexible Framework for Hardware/Software Design Space Exploration using Rewriting Logic
• A Framework for Fast Architecture Exploration of Convolutional Neural Network Accelerators
• A Framework Supporting Collaboration on the Distributed Design of Integrated Systems
• A High-Level Modeling Framework for Estimating Hardware Metrics of CNN Accelerators
• A integração de novos processadores em arquiteturas MPSoC: um estudo de caso
• A Java Reconfigurable Architecture for Energy-delay Effectiveness and Software Compatibility in Embedded Systems
• A LBIST Architecture that reuses Manufacturing Compressed Scan Test Patterns
• A Low Cost One-camera Optical Tracking System for Indoor Wide-area Augmented and Virtual Reality Environments
• A Methodology for Accelerating FPGA Fault Injection Campaign Using ICAP
• A New Router Architecture for High-Performance Intrachip Networks
• A Petri Net Based Estimator for Hardware/Software Codesign
• A Portable and Inexpensive 3D Camera
• A Portable Inductive Scanning System for Imaging of Steel Bars in Concrete Structures
• A Recursive, Peak-Based Signal Representation
• A Simulation-Based Methodology focused on Energy-efficient Approximate Hardware Accelerators Design
• A Solution for Counting Aedes aegypti and Aedes albopictus Eggs in Paddles from Ovitraps Using Deep Learning
• A Stochastic Approach for Conceptual Level Codesign
• A study on the performance impact of programmable logic controllers based on enhanced architecture and organization
• A Survey on Security Mechanisms for NoC-based Many-Core SoCs
• A Systemic and Secure SDN Framework for NoC-Based Many-Cores
• A temperature-dependent battery model for wireless sensor network nodes
• A VLSI Architecture for Neural Network Chips
• Aaron Concha Vásquez Hengles
• Abdon Francisco Aureliano Netto
• Abel Batista da Fonseca Filho
• Abner Corrêa Barros
• ABRAHÃO CHRISTOPHE BEZERRA LOPES
• Abstract models of NoC-based MPSoCs for design space exploration
• Aceleración de Algoritmos Mediante Hardware Reconfigurable Biblioteca de Procesamiento de Imágenes para System Genetaror
• Acelerador em Hardware para Aumento da Resolução Espacial de Imagens Hiperespectrais em Microssatélites
• Aceleradores e Multiprocessadores em Chip: O Impacto da Execução Fora de Ordem na Verificação de Funcionalidade e de Consistência
• Aceleração da Legalização de Circuitos Integrados Utilizando Particionamento com k-d trees
• ACELERAÇÃO DE HARDWARE EM SISTEMAS EMBARCADOS PARA APRENDIZADO DE MÁQUINA UTILIZANDO KNN EM FPGA
• Achiles Pedro da Cunha Luciano
• Active redundant hardware architecture for increased reliability in FPGA-based nuclear reactors critical systems
• Actor-oriented Encapsulation of Reconfigurable Prototyping Platforms
• Adalberto Francisco Monteiro Filho
• Adalberto Mendes
• Adaptador infravermelho para integração de eletrodomésticos à Internet das Coisas
• ADAPTAÇÃO DE UM CONTROLADOR PREDITIVO DE FORMAÇÃO BASEADO EM MODELO NÃO- LINEAR PARA EMBARCAR EM ARQUITETURAS DE BAIXO CUSTO
• Adauto Cavalcante Menezes
• ADDIMO ? ASSINATURA DIGITAL PARA DISPOSITIVOS MÓVEIS
• Adeilson Teixeira de Albuquerque
• Adelcio Biazi
• Adelmario Douglas Leite Cabral Junior
• Adelmo Jeronimo Silva
• Adelson Duarte dos Santos
• Ademir Luiz do Prado
• Adequação de Modelos Arquiteturais para Aplicações Tempo Real em Sistemas Many-Core
• Aderbal de Morais Junior
• Adilson Arthur Mohr
• Adilson de Lima Pereira
• Adilson Mendes Ricardo
• Adriana Poubel Ruiz
• Adriana Ribeiro dos Santos
• Adriana Sampaio de Lima
• Adriane Belle
• Adriano Alves Pereira
• Adriano Borrego
• Adriano Chaves Lisboa
• Adriano Joaquim de OLIVEIRA CRUZ
• Adriano Kaminski Sanches
• Adriano Michelotti Schroeder
• Adriano Pedrosa Maia
• Adriano Sanick Padilha
• Adriano Soares de Barros
• Adriano Zanuz
• Adriel Guimarães de Lima
• Adriel Mota Ziesemer Junior
• Afonso Ferreira Miguel
• Agessander de Souza Castro
• Aguinaldo Alberto de Sousa Junior
• Aguinaldo Bezerra Batista Júnior
• Alan Kunz Cechinel
• Alancássio Eulálio
• Alano Pereira David
• Alba Sandyra Bezerra Lopes Campos
• Alberlan Lopes Silva
• Alberto Bastos do Canto Filho
• Alberto Cezar de Carvalho
• Alberto Ferreira De Souza
• Alberto Pereira de Jesus
• Alceu Heinke Frigeri
• Alcides Inácio Sousa Simião
• ALCIDES ORTEGA
• Alcione Santos Dolavale
• Aldo Antonio Vieira da Silva
• Aldo Ivan Cespedes Arce
• Aldo Luciano da Rocha Pereira
• ALDO MÁRCIO FONSECA LAGE
• Aldriano José da Silva
• Aleardo Manacero Junior
• Alekcey Glayzer Gavioli Colione
• Alessandro La Neve
• Alessandro Nakoneczny Schildt
• Alessandro Nascimento Sousa
• Alex Ayres Stavarengo
• Alex Fernando Duarte Monteiro
• Alex Fragoso Panato
• Alex Frazatti Silva
• Alex Pizzatto
• Alex Sandro Moretti
• Alexander Luz Sperandio
• Alexandra Cristina Bavaresco
• Alexandra Lackmann Zimpeck
• Alexandre Ambrozi Junqueira
• Alexandre Antonino Gonçalves Martinazzo
• Alexandre Augusto Cedran
• Alexandre Casacurta
• Alexandre Cassimiro Andreani
• Alexandre Cláudio Botazzo Delbem
• Alexandre Coelho de Queiroz
• Alexandre Coser Monteiro
• Alexandre da Silva Ribeiro
• Alexandre Dezem Bertozzi
• Alexandre do Nascimento Souza
• Alexandre dos Santos Roque
• Alexandre Garcez Vieira
• Alexandre Greff Buaes
• Alexandre Gustavo Valença de Azevedo Filho
• Alexandre Heideker
• Alexandre José da Silva
• Alexandre Keunecke Ignácio de Mendonça
• Alexandre Lacerda do Nascimento
• Alexandre Leib Grojsgold
• Alexandre Locci Martins
• Alexandre Magnus Fernandes Guimarães
• Alexandre Malheiros Meslin
• Alexandre Marques Amaral
• Alexandre Moraes Tannus
• Alexandre Moura Ferreira
• Alexandre Rocha de Azevedo
• Alexandre Sales Vasconcelos
• Alexandre Silva de Almeida
• Alexandre Souza Campello
• Alexandre Souza Costa
• Alexandre Teodoro Guimarães
• Alexandre Zambotti Rodrigues
• Alexandro José Baldassin
• Alexandro Magno dos Santos Adario
• Alexei Korb
• Alexsandro Brocardo Lopes
• Alfredo Beckert Neto
• Algoritmo de controle de topologia para Rede de Sensores Sem Fio que considera o efeito Overhearing
• ALGORITMO DE LOCALIZAÇÃO DE NODOS PARA REDES DE SENSORES MÓVEIS
• ALGORITMO DE LOCALIZAÇÃO UTILIZANDO O MÉTODO MMSE PARA O CÁLCULO DE POSIÇÃO DE NÓS SENSORES EM UMA REDE MÓVEL
• Algoritmo de Posicionamento Analítico Detalhado Guiado a Caminhos Críticos
• Algoritmo paralelo para reconstrução tridimensional de imagens tomográficas de amostras agrícolas em arquitetura DSP com técnicas Wavelets
• Algoritmos de Otimização de Escalonamento de Horários e o Transporte Coletivo Urbano no Vale do Rio Pardo
• Algoritmos de posicionamento para circuitos VLSI
• ALGORITMOS E OTIMIZAÇÃO COMBINATÓRIA
• Algoritmos Geométricos: Complexidade e Aplicações
• Algortimos de Roteamento Maze para Dispositivos Programáveis para FPGAs
• ALGORÍTIMO DE CRIPTOGRAFIA "AES" EM HARDWARE, UTILIZANDO DISPOSITIVOS DE LÓGICA PROGRAMÁVEL (FPGA) E LINGUAGEM DE DESCRIÇÃO DE HARDWARE (VHDL).
• Ali Faiez Taha
• ALIAS: ABSTRAÇÃO DE CIRCUITOS ANALÓGICOS PARA VERIFICAÇÃO DE SISTEMAS DIGITAIS
• ALISON LUIS LANDO
• Alison Zille Lopes
• Alisson de Lima Martins
• Alisson Roberto Pirola
• Allan Douglas Bento da Costa
• Allan Karly Luizi
• Allan Meira de Medeiros
• Almir Olivette Artero
• Almir Pereira Guimarães
• Alocação de Dados e de Código em Memórias Embarcadas: Uma Abordagem Pós-Compilação.
• Alocação de Tarefas e Comunicação Entre Tarefas em MPSoCs
• Alocação Dinâmica de Tarefas Periódicas em NoCs Malha com Redução do Consumo de Energia
• Aloysio Nogueira Salgado
• Altino Ribeiro Leitão
• Aluisio Xavier de Lima Filho
• Alvaro Caetano Pimentel Sobrinho
• Alvaro da Silva Ferreira
• Alyson Trindade Fernandes
• Alysson dos Santos
• Alysson Frederico Gonçalves Santos
• Alysson Márcio Nóbrega Costa
• Alzemiro Henrique Lucas da Silva
• Alécio Pontes Fernandes
• Amarildo Teodoro da Costa
• Amauri Pereira Ramos
• Ambiente de Apoio ao Projeto de Circuitos Integrados utilizando World Wide Web
• Ambiente para Programação Paralela no Processador i860
• Ambiente Virtual de Apoio ao Ensino com Ênfase na Teoria das Inteligências Múltiplas e sua Aplicação em Sistemas Digitais
• An aI based tool for networks-on-chip design space exploration
• An approach to Elliptic Curve Cryptography with AOP oriented to Hardware
• An automated non-intrusive fault injection technique integrated into the universal verification methodology
• An Automated Theorem Proving Method for Scheduling Embedded Hard Real-time Systems
• An Efficient EDAC Approachfor Handling Multiple Bit Upsets in Memory Arrays
• An Embedded Hardware Description Language using Dependent Types
• An Estimation Method for Gate Delay Variability Model in Nanometer CMOS Technology
• An IEEE 1451 Standard-based Plug-and-Play Architecture to Empower the Internet of Things
• An IOT architecture for counting people
• Ana Caroline dos Santos Silva
• Ana Claudia da Silva Annunciação
• Ana Letícia Gomes Gonçalves
• Ana Patrícia Henzel Richter
• Analisador Automático de Rede de Petri para validação de protocolos de comunicação.
• Analisando a Performance do Algoritmo D
• Analysis and Evaluation of Optimization Techniques for Tracking in Augmented Reality Applications
• Analysis and Synthesis of Concurrent Digital Circuits Using Control-Flow Expressions
• Analysis of Transistor Sizing And Folding Efectviness to Mitigate Soft Errors
• Analysis of voltage scaling effects in the design of resilient circuits
• Analysis, Design and FPGA-Implementation of Chaotic Systems as Alternative for Gaussian Noise Generation
• Analytical Delay Model for Static CMOS Gates
• Anderson Abner de Santana Souza
• Anderson Argolo Cerqueira
• Anderson Barbosa Lima
• Anderson Ceolin Soares
• Anderson Coelho Weller
• Anderson Daniel Soares
• Anderson de Oliveira Neves
• ANDERSON DE PAULA FORTES
• Anderson Fernandes de Oliveira
• Anderson Jose de Souza
• Anderson Monteiro da Rocha
• Anderson Vieira Veloso Nunes
• Andre Borin Soares
• Andre Eduardo Oliveira de Paula Lico
• Andre Muezerie
• Andre Schinzel Braga
• Andrea Carla Alves Borim
• Andrea Silva Ramos
• Andrei Cardoso Vanderlei
• Andreia Aparecida Barbiero
• Andrigo Dametto
• André Augusto Pacheco de Carvalho
• André Bigonha Toledo
• André Cotelli do Espírito Santo
• André de Souza Guedes
• André de Souza Tarallo
• André Filipe Aloise
• André Francisco Morielo Caetano
• André Inácio Reis
• André Luis Carvalho Siqueira
• André Luis Gobbi Primo
• André Luis Printes
• André Luis Rodeghiero Rosa
• André Luiz Avelino Sobral
• André Luiz de Freitas Francisco
• André Luiz Delai
• André Luiz Dias Esbízaro
• André Luiz Nasserala Pires
• André Luiz Pereira Silveira
• André Luiz Perin
• André Luís da Silva
• André Luís Del Mestre Martins
• André Neves Sapper
• André Weizmann
• Andrés Fernando Paredes Horna
• Anelise Lemke Kologeski
• Angelo Oliveira dos Santos
• ANGELO SEBASTIÃO ZANINI
• Angélica Aparecida Moreira
• Anibal Mantovani Diniz
• Anomalous Behavior Detection Through Critical Basic Block Phase Profiling
• Antonio Augusto Medeiros Fröhlich
• Antonio Augusto Oliveira Viana Santos
• Antonio Baptista Junior
• Antonio Brunno da Costa Freire
• Antonio Carlos da Conceição Marques
• Antonio Carlos de Oliveira Souza Aragao
• Antonio Carlos Farrapo Junior
• Antonio Carlos Silva
• Antonio Cassiano Julio Filho
• Antonio de Padua Braga
• Antonio Fernando Maciel de Mendonca
• Antonio Gortan
• Antonio José Oliveira
• Antonio Luiz de Menezes Osse
• Antonio Luiz Sant ana
• Antonio Rodrigo dos Santos Silva
• Antonio Sérgio Aroni
• Antonio Wendell de Oliveira Rodrigues
• Antônio Cleber de Sousa Araújo
• Antônio Correia de Sá Barreto Neto
• Antônio Dias de Assunção
• Antônio Neco de Oliveira
• Análise Comparativa em Relação à Qualidade e Desempenho de Codecs Usando Compressão por Celp e Wavelets
• Análise da confiabilidade de circuitos combinacionais ao proteger as portas críticas do circuito
• Análise da Testabilidade de Sistemas Digitais Baseados em Estruturas Regulares
• Análise da utilização de agentes de software em redes veiculares híbridas utilizando ZigBee
• Análise de ampliação de infraestrutura de um centro de dados : sistema tradicional versus híbrido
• Análise de cobertura e geração de vetores de teste para módulos descritos em Systemc
• Análise de Comportamento de Botnets utilizando Plataforma de Simulação com Máquinas Virtuais visando Detecção e Contenção
• Análise de Desempenho: Sistemas de Rede Fast-Ethernet e Gigabit-Ethernet em Pequenos Ambientes Cliente Servidor
• Análise de desgaste de técnicas de correção de erros em Phase-Change Memories
• Análise de portas XOR em tecnologias nanométricas.
• ANÁLISE DE SISTEMAS DE AQUISIÇÃO DE IMAGENS OMNIDIRECIONAIS PARA NAVEGAÇÃO EM ROBÓTICA MÓVEL
• Análise de Timing de Circuitos Combinacionais: Abordagens Funcionais e Hierárquicas
• Análise de Timing Funcional de Circuitos VLSI Contendo Portas Complexas.
• Análise de técnicas de machine learning aplicadas para geolocalização LoRa
• Análise de Técnicas de Tolerância a Falhas Baseadas em Software para a Proteção de Microprocessadores
• Análise de Vibrações em Máquinas Rotativas - Uma Ferramenta Virtual para a Manutenção
• Análise do Ciclo de Vida de um Computador
• Análise do Comportamento de Mecanismos de Pré-busca em Memória Hierárquicas de Microprocessadores RISC Superescalares
• Análise do impacto de pel decimation na codificação de vídeos de alta resolução
• Análise e implementação de suporte a multiprocessamento simétrico no sistema operacional eCos (embedded Congurable operating system) com aplicação em robótica móvel
• Análise e implementação do sistema operacional eCos (embedded Configurable operating system) para aplicação em robótica móvel
• Análise e Projeto de um Subsistema de Comunicação para uma Rede de Computadores
• Análise em Fluxo, Microondas, Automação
• Análise Estática de Programas para Predição de Tempos de Execução
• Análises Experimentais de Algoritmos de Aprendizagem de Máquina na Classificação de Distúrbios Elétricos
• Aparecida Lopes de Medeiros Lima
• Aparecido Vilela Junior
• Aplicando Virtualização a Sistemas Embarcados
• Aplicação de Arquiteturas Reconfiguráveis para Algoritmos de Bioinformática
• Aplicação de Controlador Evolutivo a Pêndulo Servo Acionado.
• Aplicação de LoopPipelining e Loop Unrolling à Síntese de Alto Nível
• Aplicação de Reescrita Lógica na Especificação de Processadores
• Aplicação de Técnicas de Reconfiguração Dinâmica a Projeto de Máquina de Vetor de Suporte (SVM)
• Aplicações de Cluster e Grid Computing
• Aplicações de Microcontroladores de Última Geração em Máquinas Automáticas
• Aplicações de tempo real em um ambiente baseado em multicomputador : serviços de suporte e avaliação de desempenho /
• Apoio Programacional para Projeto de Sistemas Digitais
• Aprendizagem Federada Descentralizada para Detecção de Intrusão em Sistemas IoT
• Aprisionamento na Infraestrutura de Tecnologia da Informação
• Aquarius - Uma Plataforma para Desenvolvimento de Sistemas Digitais Dinamicamente Reconfiguráveis
• Aquarius - Uma plataforma para desenvolvimento de Sistemas Dinamicamente Reconfiguráveis
• Aquarius II ? Uma Plataforma para Desenvolvimento de Sistemas Dinamicamente Reconfiguráveis Baseada no Sistema Operacional uCLinux
• ArachNoc : Um processador manycore com nós de processamento multicore suportando o modelo de programação IPNoSys
• Architect-R: uma ferramenta para o desenvolvimento de robôs móveis reconfiguráveis
• ARCHITECT-R: Uma Ferramenta para o Desenvolvimento de Robôs Reconfiguráveis
• Area Routing in Digital Integrated Circuits
• Ari do Amaral Torres Filho
• Ari Palu Junior
• Aridio Schiappacassa de Paiva
• Arlindo Tadayuki Noji
• Armando da Silva Filho
• Armando de Oliveira Fortuna
• Arnaldo Gomes do Amaral
• Arnaldo Pereira de Azevedo Filho
• Arnoldo Duarte Benther
• ARQPON: Proposta de uma Arquitetura de Computacao para Aplicacoes Orientadas a Notificacoes
• Arquitetura com elevada taxa de processamento e reduzida largura de banda de memória para a estimação de movimento em vídeos digitais
• Arquitetura de Algortimos de Criptografia Baseados em Identidade
• Arquitetura de Hardware de Baixo Custo Para Sistema Distribuídos de Automação Industrial.
• Arquitetura de HW para sistema de fotografia aérea
• Arquitetura de Mobilidade Bluetooth
• Arquitetura de NoC programável baseada em múltiplos clusters de cores para suporte a padrões de comunicação coletiva
• Arquitetura de redes neurais para o reconhecimento facial baseado no neocognitron.
• Arquitetura de Redes Neurais: Uma Aplicacao a Memorias Associativas
• Arquitetura de Sistemas e Comunicações de Dados
• Arquitetura de um microcomputador para controle de processos concorrentes em tempo real
• Arquitetura e Implementação de Uma Interface de Linha Física para um Comutador ATM
• Arquitetura em Pipeline para o Algoritmo de Canny em uma plataforma VHDL/FPGA
• Arquitetura Energeticamente Eficiente para a Estimação de Movimento Fracionária: uma nova abordagem para o cálculo de resíduos
• Arquitetura híbrida com DSP e FPGA para implementação de controladores de filtros ativos de potência
• Arquitetura Multi-core Reconfigurável para Detecção de Pedestres Baseada em Visão
• Arquitetura para Criação de Robôs Autônomos Emocionais-Cognitivos Numa Pperspectiva Situada
• Arquitetura para Inversão de Matrizes usando Circuito Divisor Eficiente Baseado no Algoritmo Goldschmidt
• Arquitetura paralela reconfigurável baseada em fluxo de dados e implementada em FPGA
• Arquitetura Programável
• Arquitetura TBOOT Para Inicialização Confiável de Sistemas Embarcados
• Arquiteturas de Hardware Para Aceleração de Algoritmos de Controle Preditivo Não-Linear
• Arquiteturas de Hardware para o Codificador de Entropia CABAC do Padrão de Compressão de Vídeo H.264/AVC
• Arquiteturas de Máquina de Estados Finitos Assíncrona Quase Insensível a Atraso
• Arquiteturas e Arquiteturas para o desenvolvimento de Sistemas Computacionais
• Arquiteturas para dilatação exata
• Arquiteturas para Gerência de Localização em Redes Sem Fio
• ARQUITETURAS PARA INTERCONEXÃO DE COMPUTADORES MÓVEIS
• Arquiteturas para um Dispositivo de Demarcação Ethernet.
• Arquiteturas reconfiguráveis aplicadas ao desenvolvimento de sistemas embutidos.
• Arquiteturas Super Escalares: Efeito de Alguns Parâmetros sobre o Desempenho
• Artur Baruchi
• ARTUR TSUGUIYOSHI HARA
• Aspectos de Confiabilidade na Implementação da Unidade de Telecomando e Telemetria para Plataformas Orbitais
• Assignation Technologique sur bibliothèques virtuelles de portes CMOS complexes
• Assistência à autonomia domiciliar empregando paradigma orientado a notificações
• Asynchronous circuits : innovations in components, cell libraries and design templates
• Atila Bohlke Vasconcelos
• Atila Einstein de Oliveira
• ATPG para Teste de Circuitos Analógicos e Mistos
• Augusto Ewerton Dias Ferreira
• Augusto Ferreira de Souza
• Augusto Neutzling Silva
• Aujor Tadeu Cavalca Andrade
• Aumento da Testabilidade do Hardware com Auxílio de Técnicas de Teste de Software
• Aurelio Flavio Charao
• Austerli Nunes Vieira
• Authentication for Integrated Circuit and Devices Using Blockchain and Physical Unclonable Functions
• Automatic Generation and Evaluation of Transistor Networks in Different Logic Styles
• Automatic Layout Generation of Static CMOS Circuits Targeting Delay and Power Reduction
• Automatic synthesis of data-paths
• Automatização de Experimentos Laboratoriais de Física Geral
• AUTOMAÇÃO DE PROCESSOS COM ARDUINO
• Automação do Controle e do Monitoramento de Temperatura e Umidificação de canteiros de Agaricus blazei, no cultivo familiar em Santa Helena/PR
• Automação do Projeto de Módulos CMOS Analógicos Usando Associação Trapezoidal de Transistores
• Automação do Projeto de Sistemas Computacionais Embarcados
• Automação e Controle de Processos Industriais e Agroindustriais
• AUTOMAÇÃO NO CONTROLE DE UM MISTURADOR DE ÁGUA UTILIZADO PARA HIGIENIZAÇÃO DE ORDENHADEIRAS BOVINAS
• Automação para Testes de Cartões de Circuito Impresso
• Automação Predial e Residencial: Comparação de Padrões e Implementação de um Sistema para Estudo
• Automação, Computação e Robótica
• Avaliacao de conjuntos de instrucoes de maquinas especiais para aplicacoes dedicadas
• Avaliando os Parâmetros de uma Arquitetura VLIW
• Avaliação da Execução de Aplicações Orientadas a Dados na Arquitetura de Rede-em-Chip IPNoSys
• Avaliação da perspectiva do usuário em interfaces tangíveis: um estudo comparativo em sistemas baseados em hardware específico e e sistemas mediados por software
• Avaliação da Redução da Entropia de Imagens Usando Transformadas Wavelet Ortogonal
• Avaliação de Arquiteturas da Linha Intel para Modula-2
• Avaliação de atraso, consumo e proteção de somadores tolerantes a falhas
• Avaliação de Circuitos Assíncronos Utilizando Somadores Dual-Rail
• Avaliação de interfaces de comunicação USB em cluster de computadores
• Avaliação de uma Arquitetura RISC para Modula-2
• Avaliação de uso do coeficientes mel-cepstrais na representação das características vocais de um locutor.
• AVALIAÇÃO DE ÍNDICES DE CARGA E DE DESEMPENHO EM AMBIENTES PARALELOS / DISTRIBUÍDOS COM AGENTES MÓVEIS
• Avaliação do Compartilhamento das Memórias Cache no Desempenho de Arquiteturas Multi-Core
• Avaliação dos efeitos da anestesia peridural torácica sobre as alterações miocárdicas associadas à morte encefálica: estudo experimental
• Avaliação empírica da proposta interdisciplinar de uso dos processadores BIP
• Avaliação quantitativa do impacto da organização dos dados na execução de programas: estudos de caso no contexto da síntese física
• Avaliação Sistemática de Redes Intrachip
• Balança Aeronaútica do Tipo Ferrão
• Barco-Robô Para Monitoramento Ambiental de Reservatórios
• Basilio Adada
• BAUER DANYLO DO NASCIMENTO MACIEL
• BDbela: Uma ferramenta de síntese Multinível usando Diagramas decisões binária
• BEAN: Uma Plataforma Computacional para Rede de Sensores Sem Fio
• Becsom Salles de Carvalho
• Belchior Goncalves
• Benchmarks para Compiladores em Hardware Reconfigurável
• Benedito Renê Fischer
• Benefícios do padrão IEEE 802.11e para tráfego de tempo real em redes WLAN não estruturadas.
• Benjamin Neil Gerdemann
• Bernardo Bulgarelli Labronici
• Bernardo Fortunato Costa
• BIBLIOTECA PARA CRIAÇÃO DE JOGOS UTILIZANDO GERACAO PSEUDO-RANDOMICA PARAMÉTRICA, REALIDADE VIRTUAL, INTELIGENCIA ARTIFICIAL, E REDES DE COMPUTADORES
• BIBLIOTECAS OPENCL PARA AS ARQUITETURAS MANYCORE METAL E ARACHNOC
• BloomTime: space-efficient stateful tracking of time-dependent network performance metrics
• BR512020001888-2
• Breno Ramos Pantoja
• BRINCANDO COM A LEITURA PARA DISPOSITIVO IOS
• Bruno Augusto Ferreira Vitorino
• Bruno Cardoso Lopes
• Bruno Casagrande Porcher
• Bruno Correia da Silva
• Bruno Cruz de Oliveira
• Bruno de Carvalho Albertini
• Bruno Fernandes Guedes
• Bruno Franciscon Mazzotti
• Bruno Guedes Faria
• Bruno Henrique Pereira Gonçalves
• Bruno Hideo Casillo
• Bruno Jacob Gomes Neto
• Bruno Moreira Cestari
• Bruno Neto de Andrade
• Bruno Rodrigues Silva
• Bruno Rogério Simões dos Santos
• Bruno Rover Dal Prá
• Buffer Sizing for Multimedia Flows in Packet-Switching NoCs
• Building a microprocessor architecture at Computer Engineering undergraduate courses
• Building Transistor-Level Networks Following the Lower Bound on the Number of Stacked Switches
• BVM: reformulação da metodologia de verificação funcional VeriSC.
• CADZ: Uma Metodologia de Projeto Baseada em Z para Redes em Chip
• Caio Alonso da Costa
• Caio Hoffman
• Calebe Micael de Oliveira Conceição
• Camadas de Adaptação ATM para Transferência de Dados e Voz
• Camila Pontes Brito da Costa
• Candido Ferreira Xavier de Mendonça Neto
• Caracterização da resposta de um semicondutor HPGe para sua aplicação na espectrometria de transurânicos presentes em amostras de interesse ambiental
• CARACTERIZAÇÃO DE GERADOR FÍSICO DE NÚMEROS ALEATÓRIOS BASEADO EM EFEITO AVALANCHE USANDO PLATAFORMAS COMPUTACIONAIS EMBARCADAS
• Caracterização do Comportamento da rede ATM utilizando-se LAN Emulation
• Carlo Ivan Togni
• Carlos Acácio de Lima
• Carlos Alberto Oliveira de Souza Junior
• Carlos Alberto Pedroso Junior
• Carlos Alberto Petry
• Carlos Alberto Pina Aragão
• Carlos Alberto Vicari
• Carlos Andre Batista
• Carlos Antônio Campos Jorge
• Carlos Augusto de Castro
• Carlos Augusto dos Santos
• Carlos Augusto Paiva da Silva Martins
• Carlos Avelino de Barros
• Carlos Deyvinson Reges Bessa
• Carlos Eduardo Barbosa
• Carlos Eduardo da Silva Carvalho
• Carlos Eduardo Dantas de Menezes
• Carlos Eduardo de Jesus Guimarães Oliveira
• Carlos Eduardo de Souza Zambon
• Carlos Eduardo Monteiro Rodrigues
• Carlos Eduardo Rodrigues Alves
• Carlos Eduardo Santi
• Carlos Galvão Pinheiro Júnior
• Carlos Henrique Antunes Taparelli
• Carlos Henrique da Costa Cano
• Carlos Henrique Freitas Chaves
• Carlos Henrique Gustavo Hassmann
• Carlos Henrique Maia Braga
• Carlos Henrique Rodrigues Cardoso
• Carlos Jones Rebello Junior
• Carlos Marcos Alves
• Carlos Marques Fernandes
• Carlos Minoru Tamaki
• Carlos Roberto da Silveira Júnior
• Carlos Roberto Gonçalves Viana Filho
• Carlos Rodrigo Tofoli Fernandes
• Caroline Martins Concatto
• Casamento de Mapas Utilizandos Redes Neurais Artificiais Paraconsistentes
• Casimiro de Almeida Barreto
• CDR: Um Co-processador Reconfigurável Dinamicamente para Melhoria de Desempenho
• Cecil Accetti Resende de Ataide Melo
• Cells and I/O Pads Partitioning Targeting 3D VLSI Integrated Circuits
• Celso Alberto Saibel Santos
• Celso Luiz de Souza
• Celso Machado Maia Padilha
• Centro de Competências em Soluções Livres - CCSL IFRN
• CESAR ALBENES ZEFERINO
• Cesar Augusto Cavalheiro Marcondes
• Cesar do Amaral
• CESg - Circuits and Embedded Systems Group
• Cezar Augusto Sierakowski
• CFPPC: Um Sistema Didático Baseado em Processadores PowerPC
• Charles Leandro Areco dos Santos
• Charles Lima Soares
• Charles Roberto Stempniak
• Charles Rodrigues Bastos
• Charles Way Hun Fung
• Chessman Kennedy Faria Corrêa
• ChipCflow - em hardware dinamicamente reconfigurável
• ChipCflow - uma ferramenta para execução de algoritmos utilizando o modelo a fluxo de dados dinâmico em hardware reconfigurável
• Chipcflow - validação e implementação do modelo de partição e protocolo de comunicação no grafo a fluxo de dados dinâmico
• ChipCflow: uma ferramenta para conversão de código C em uma arquitetura a fluxo de dados estática em hardware reconfigurável
• Christian Hofsetz
• Christiane Borges Santos
• Christiane de Araújo Nobre
• Christiano Julio Pilger de Brito
• Cipredi : contribuição inicial para um método de concepção de circuitos integrados pré-difundidos
• Circuito Divisor Newton-Raphson Otimizado para Filtro Adaptativo NLMS Aplicado no Cancelamento de Interferência
• Circuito Integrado para Detecção de Bordas com o Operador de Roberts
• Circuito Integrado para Interface de Comunicação com Integração de Voz e Dados em Redes de Computadores
• Circuito Integrado para Interface de Comunicação com Integração de Voz e Dados em Redes Locais
• Circuitos Aritméticos e Representação Numérica por Resíduos
• Circuitos assíncronos na plataforma FPGA
• Circuitos coletores de energia solar para sistemas embarcados de baixo consumo
• Ciência de Dados aplicada à Saúde
• Ciência de Dados, Aprendizado de Máquina e Computação Bioinspirada
• Ciência, Tecnologia e Educação
• Ciências Aplicadas
• CIÊNCIAS COMPUTACIONAIS APLICADAS
• Ciências Exatas Aplicadas
• Clairmont Borges
• Clarivaldo Santos de Sousa
• Classificação Automática de Modulações Digitais Usando Histogramas e Máquinas de Vetores de Suporte
• Classificação de Algoritmos Paralelos
• Claudemir Públio Júnior
• Claudia Maria Ribeiro Azevedo
• Claudio Camargo Rodrigues
• Claudio Cesar Fraga Cavalcante
• Claudio Faria
• Claudio Manoel Dantas Costa Filho
• Claudio Massaki Kakuda
• Claudio Navarro
• Claudio Roland Sonnenburg
• Claudio Vianna Villela
• Cleber de Almeida
• Cleber José Leão de Almeida
• Cleirton Monte de Sousa
• Cleison Marin
• CLEM & OCEAN: Dois Compiladores OpenCL para as Arquiteturas Manycore METAL e ArachNoC
• Cleone Silvestre Neto
• Cleverson Carneiro Trevenzoli
• Clidenor Ferreira de Araújo Filho
• cLUPA - Um Ampliador de Documentos Impressos Sobre uma Plataforma Multicore
• Cláudia Suzany Lourenço de Souza
• Cláudio Franklin Martins Pinheiro
• Cláudio Henrique Fortes Félix
• Cláudio Martin Rocha
• Clóvis Simões
• Co-Processador de Pacotes de Voz para Interface de Comunicação em Rede Local com Integração de Voz e Dados
• Co-projeto de hardware/software do filtro de partículas para localização em tempo real de robôs móveis
• Co-Projeto de Hardware/Software para Correlação de Imagens
• Co-projeto de Sistemas Operacionais: Implementação Hardware/Software de Funcionalidades para Suporte a Aplicações de Tempo Real
• Co-Simulação Distribuída de Sistemas Heterogêneos
• CODES
• COGNITE - Um framework para construção de geradores de código para arquiteturas multi-core
• Combinatória e Inteligência Computacional: Teoria e Aplicações Paralelas e Distribuídas
• Communication Interface Manager for Improving Performance of Heterogeneous UAV Networks
• Communication Mapping on Platform Based Design
• ComPaDi - Computação Paralela e Sistemas Distribuídos
• Comparação de Técnicas de redes de Petri aplicadas em Pipeline
• Compilador de Circuitos Digitais
• Compilação de bytecodes Java para um ambiente de arquitetura reconfigurável
• Complementary Photonic Crystal Integrated Logic Devices and Circuits
• Composição de fluxos de Controle de framworks Java
• Compressão de codigo de programa usando fatoração de operandos
• Compressão de Código Baseada em Multi-Profile
• Compressão de Código Baseada em Multi-Profiles
• Compressão do programas usando arvores de expressão
• Computador de Bordo do Satélite Universitário ITASAT
• Computadores quânticos: uma ameaça ou uma oportunidade para a tecnologia e a sociedade?
• Computação Aplicada a Sistemas
• Computação Aplicada à Fitopatologia e Relações Solo-Planta (CAFIRA)
• Computação Científica
• Computação de Alta Eficiência - HECO - High Efficiency Computing
• Computação de Alto Desempenho e Sistemas Distribuídos
• Computação em Agricultura de Precisão - CAP
• Computação Gráfica, Visão Computacional e Processamento de Imagens Digitais
• Computação Paralela - Construção e teste de um conjunto multiprocessado usando componentes de fácil aquisição.
• Computação Pervasiva e Alto Desempenho
• Computer Architecture: Description and Interpretation
• Computer Security by Hardware-Intrinsic Authentication
• Comunicação Segura na Composição de IDSs e Seus Custos
• Comutador ATM Reconfigurável Dinamicamente através de hardaware
• Concepcão de Circuitos Integrados
• Concepção de Circuitos Integrados e Sistemas de Comunicação (C2ISC)
• Concepção de sistemas heterogêneos multi-linguagens
• Concepção e implementação de uma malha de interconexão crossbar.
• Concepção e validação de arquitetura robusta baseada em soft processors para uso em computadores de bordo de satélites artificiais
• CONCEPÇÃO, IMPLEMENTAÇÃO E VALIDAÇÃO DE UM ENFOQUE PARA INTEGRAÇÃO E RECUPERAÇÃO DE CONHECIMENTO DISTRIBUÍDO EM BASES DE DADOS HETEROGÊNEAS
• Configuração das Posições dos Nós de uma Rede de Sensores sem Fio Baseado em Algoritmos Genéticos
• Considerações sobre um campo conceitual comum entre a formação básica escolar, projeto e as tecnologias digitais de modelagem e fabricação.
• Construção de mosaico de imagens aéreas em plataformas heterogêneas para aplicações agrícolas
• Construção de um estimador para o compilador GNUPRO do Nios II da Altera
• Construção de um Gerador de Pulsos Programável para Experiências em RMNp.
• Construção de um robô autônomo modular para uso em experimentos de sistemas de controle
• Construção de uma RPU (Remote Processing Unit) para algoritmos genéticos baseada em computação reconfigurável
• Contador Binario Sincrono Sob a Forma de Celula-Padrao: Uma Experiencia em Projeto de Circuitos Integrados Dedicados
• Contra-medida por randomização de acesso à memória em arquitetura de criptografia de chave pública
• Contribuicoes para a Geracao Automatica de Recursos de Teste para Circuitos Integrados
• CONTRIBUIÇÃO AO MODELAMENTO DE UMA ARQUITETURA PARA SISTEMAS DE CONTROLE INTEGRADOS A SIMULAÇÃO DE TRÁFEGO URBANO
• Contribuições ao Sistema Allende de Geração Automática de Layouts de Circuitos Integrados Cmos
• Contribuições para a Representação de Circuitos Digitais Usando Programação Funcional
• Contribuições para Definição de uma Máquina Orientada para Execução de LISP
• Contribuições Para Geração Automáticade Recursos de Teste de Circuitos Integrados.
• Contribuições para o Problema de Verificação de Equivalência de Circuitos Combinacionais
• Contribuições para Reconfiguração Parcial, Remota e Dinâmica de FPGAs
• Controlador com Arquitetura Paralela Baseado no Processador TMS320C40 para Máquinas-Ferramentas de Ultraprecisão
• Controle adaptativo para acesso à memória compartilhada em sistemas em chip
• Controle Adaptativo para Atendimento a Requisitos de Aplicações em MPSoCs
• Controle Digital de Atitude de Satélites Artificiais
• Controle/Redução da Potência Dissipada em MPSoCs
• Conversão e Representação de Dados em Display de Computador Dedicado
• Coordenação Ótima de Múltiplos Robôs de Serviço e de Recarga em Tarefas Persistentes
• COprojeto de um Decodificador de Áudio AAC-LC em FPGA
• CR-SDM - Co-processador reconfigurável para a memória esparsamente distribuída de Kanerva: Estudo e Implementação
• CRD : Um
• CRISTHOF JOHANN ROOSEN RUNGE
• Cristian Da Costa Rocha
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• Cristiano Rodrigues de Carvalho
• Cristina Meinhardt
• Cristofe Coelho Lopes da Rocha
• Cristovão Roberto de Moura
• Cristóvão Zuppardo Rufino
• CRP2.0: A Fast and Robust Cooperation between Routing and Placement in Advanced Technology Nodes
• CSMA como MAC para DWiNoCs
• CV2D - Operador de convolução para processamento de imagens em tempo real
• CVTx: Concepcao de um Controlador de Video para Videotexto.
• Cássio Almeida Lima
• Cássio Stersi dos Santos Neto
• César Augusto Bettoni
• César Augusto Marcelino dos Santos
• Código corretor de erros multi bit upset com dupla verificação
• D2B - Monitor
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• Daniel Henricus de Knegt Dutra Nicácio
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• Darby Freitas de Albuquerque Lopes
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• DARK SILICON MANAGEMENT FOR NOC-BASED MANY-CORE SYSTEMS WITH THERMAL AND ENERGY CONSTRAINTS
• Darlan Alves Jurak
• Darueck Acacio Campos
• Data Transformation in a Three-Dimensional Integrated Circuit Implementation
• Dataflow Execution for Reliability and Performance in Current Hardware
• Davi Miara Kiapuchinski
• Davidson Fellipe da Silva
• Davis Souza Alves
• Dayanne Kelly Freire da Rocha Escale
• Dayler Antônio Neves Pinto
• Dayvid Gomes Vital Fares
• DCE: The Dynamic Conditional Execution in a Multipath Control Independent Architecture
• Dealing with radiation induced transient faults
• Demultiplexador Óptico Temporal Baseado em Anel Óptico Não-Linear
• Denilson Cursino de Oliveira
• Denilson Laudares Rodrigues
• Denilson Marcelino Costa
• Denis Teixeira Franco
• Denise Janson Ferreira
• Denison Menezes
• Deploying Artificial Intelligence in Resource-constrained Devices For Human Activity Recognition
• Descritor de Diagramas Digitalizados
• Descrição e Síntese de Concorrência em VHDL
• Descrição e síntese de uma arquitetura em FPGA para o cálculo de FFT aplicada na geração de imagens SAR
• Desenvolvimento da Infraestrutura Embarcada do Projeto AURORA
• Desenvolvimento de Arquitetura para Sistemas de Reconhecimento Automático de Voz Baseado em Modelos Ocultos de Markov
• Desenvolvimento de arquitetura para sistemas de reconhecimento automático de voz baseados em modelos ocultos de Markov
• Desenvolvimento de Arquiteturas de Alto Desempenho Dedicadas à Compressão de Vídeo Segundo o Padrão H.264/AVC
• Desenvolvimento de equipamento de testes eletrônicos para câmera multiespectral do satélite CBERS.
• Desenvolvimento de hardware configurável de criptografia simétrica utilizando FPGA e linguagem VHDL.
• Desenvolvimento de Hardware de Criptografia RSA em Linguagem Verilog.
• Desenvolvimento de leitora RFID para pecuária de precisão
• Desenvolvimento de mapas paraconsistentes com hardware reconfigurável
• Desenvolvimento de Mecanismo para Especificação de Políticas de Escalonamento em Projetos de Sistemas Embarcados
• Desenvolvimento de sistema IoT de baixo custo para monitoramento integrado de variáveis climáticas e de geração fotovoltaica
• Desenvolvimento de Um Cnc Baseado No Microprocessador de 16/32 Bits (Motorola 68000), de Baixo Custo e Alta Flexibilidade
• DESENVOLVIMENTO DE UM INOVADOR MICROKERNEL POR HARDWARE PARA MICROCONTROLADORES FOCANDO NAS APLICAÇÕES DE SISTEMAS BASEADOS EM TAREFAS
• DESENVOLVIMENTO DE UM MÓDULO INTELIGENTE DE AQUISIÇÃO DE DADOS PARA ESTAÇÕES DE COLETA DE DADOS VIA SATÉLITE
• Desenvolvimento de um Módulo Multiprocessador para Aplicação em Processamento Numérico Intensivo
• Desenvolvimento de um Processador Pipeline Dedicado para Extracao de Bordas em Tempo Real
• Desenvolvimento de um Robo Inteligente de Análises Bioquímicas
• Desenvolvimento de um Simulador de um Processador Digital de Sinais (DSP) Utilizando a Arquitetura Multithread Simultânea (SMT)
• Desenvolvimento de um Sistema Autônomo e de Baixo Custo para Aquisição, Armazenamento e Processamento do Eletromiograma
• Desenvolvimento de um Sistema de Custo Reduzido para Geração de Sinal de Correção Diferencial, em Tempo Real, para GPS
• Desenvolvimento de um Sistema de Testes em Arquitetura de Multiprocessamento
• Desenvolvimento de um sistema para navegação e telemetria de aeronaves não-tripuladas.
• Desenvolvimento de uma Arquitetura Dedicada em Plataforma Reconfigurável para Suporte ao Alinhamento de Sequências
• Desenvolvimento de uma Arquitetura Paralela para Redes Neurais Artificiais MLP baseada em FPGAs
• Desenvolvimento de uma Arquitetura Paralela para Redes Neurais Artificiais MLP baseada em FPGAs
• Desenvolvimento de uma estação de rede MAP para a automação industrial.
• Desenvolvimento de uma Metodologia Reconfigurável usando Biossensores
• Desenvolvimento de Uma Plataforma com uma Arquitetura Escalável para Multiplicação de Matrizes Densas em Sistemas de Alto Desempenho
• Desenvolvimento de uma plataforma para monitoramento remoto de pacientes idosos.
• Desenvolvimento e Avaliacao de Simulacao Distribuida para Projeto de Sistemas Embarcados com Ptolemy
• Desenvolvimento e implementação em FPGA de um compressor sem perdas de baixa complexidade para imagens de satélite
• DESENVOLVIMENTO E IMPLEMENTAÇÃO EM FPGA DE UM SISTEMA PORTÁTIL PARA AQUISIÇÃO E COMPRESSÃO SEM PERDAS DE ELETROCARDIOGRAMAS.
• DESENVOLVIMENTO E VALIDAÇÃO DE UM DISPOSITIVO PARA MEDIÇÃO DA PRESSÃO DE CONTATO
• Design and Evaluation of a VLIW Processor for Real-Time Systems
• Design and evaluation of compact ISAs
• Design and Exploration of 3D MPSoC with On-chip Cache Support
• Design Exploration of a Flexible Peripheral by Renumeration" of an USB Connected FPGA
• Design of a Soft Error Robust Microprocessor
• Designing Single Event Upset Mitigation Techniques for Large SRAM-Based FPGA Components
• Despertando o interesse pelo conhecimento tecnológico usando Robótica: Uma experiência na Educação Básica para igualdade de gênero
• DESTINO: Um Laboratório Virtual Desvendando o Hardware
• Detection and Countermeasures of Security Attacks and Faults on NoC-Based Many-Cores
• Detecção de Movimento de Objetos utilizando Dispositivos de Lógica Programável Complexa
• Detecção Distribuída de Falhas em SoC Multiprocessados
• Deteção e Resolução Formal de Conflitos de Trafego Aéreo
• Development of a design framework for Parallel Data Processing hardware architectures
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• Digital Approach for The Design of Statiscal Analog Data Acquisition on SoCs
• Digital Systems Design for Testability Based on a Reed-Muller Tree-Circuit Approach
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• Dinâmica de vórtices magnéticos acoplados em nanodiscos (10/02/2017)
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• Discrete gate sizing and timing-driven detailed placement for the design of digital circuits
• Dispositivo configurável de acesso direto a interfaces e barramentos paralelos de periféricos distantes.
• Disruptive Environmental Technologies of High Population Impact Aimed at the Disposal of Recyclable Materials
• Distribuição de Serviços de Gerência em MPSoCs ? Mapeamento e Migração de Tarefas
• Distributed Memory Organization with Support for Data Migration for NoC-based MPSoCs
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• DREAMS - Um Array Reconfigurável Dinâmico para Sistemas Multiprocessados
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• Efeito da Predição de Desvios e da Interrupção Precisa no Desempenho de Processadores Super Escalares
• Efeito do Escalonamento Dinâmico no Desempenho de Processadores Super Escalares
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• Eficiência e Custos das Técnicas de Tolerância a Falhas para Proteger Processadores Superescalares de SEEs
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• EIN TESTERZEUGUNGSVERFAHREN FUER DIGITALE SCHALTUNGEN AUF DER VERHALTENSEBENE
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• Escalonamento de Instruções para Arquiteturas Super Escalares
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• Especialização de Arquiteturas para Criptografia em Curvas Elípticas.
• Especificação e Implementação de uma Representação Intermediária Unificada para Sistemas Digitais
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• Estação de Coleta de Dados Meteorológicos utilizando a Plataforma Arduino: uma Abordagem Baseada em Lógica Fuzzy (Intervalar) para Detecção de Pestes na Agricultura
• Estação Meterelogica automatizada e integrada a software para estimativa de dormência em pessegueiro e videira
• Estações de Trabalho e a Geração e Apresentação de Imagens Gráficas
• Estendendo a ISA da IPNoSys para Implementação de Software Pipelining
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• EstGeoMag: Integrando Soluções de Hardware, Software e Internet das Coisas na Medição de Grandezas Geomagnéticas
• Estimativa de capacitâncias e consumo de potência em circuitos combinacionais CMOS no nível lógico
• Estimativa de Consumo de Energia em Nível de Instrução para Processadores Modelados em ArchC.
• Estimativa e Redução da Dissipação de Potência em Redes Intra-Chip com Chaveamento por Pacotes
• Estimativa e Redução da Potência Dissipada em Redes Intra-Chip com Chaveamento por Pacotes
• Estimação do volume de um espaço interior com LiDAR
• Estimulador Elétrico Neuromuscular Bifásico com Saída em Ponte H Isolada Eletricamente
• Estratégia de Escolha de Codecs em Aplicativos Móveis com Captura e Pós-Processamento de Áudio: Uma Proposta para o HEAR
• Estratégias para Otimização de Desempenho em Redes Intra-Chip
• Estrutura de Correlação de Características Arquiteturais e da Carga de Trabalho: Aplicação na Escolha de um Computador de Alto Desempenho no Contexto do SINAPAD
• Estruturas de Dados em Computadores a Fluxo de Dados
• Estudo comparativo de desempenho de infraestrutura de arquiteturas de rede intra datacenter
• Estudo da aplicabilidade da plataforma Java em sistemas embarcados.
• Estudo da Reconfigurabilidade das FPGAS
• Estudo da Viabilidade de Desenvolvimento de Sistemas Integrados Baseados em Redes em Chip sem Processadores: Sistema IPNoSys
• Estudo de Caso de um System-on-Chip para a Validação de um Modelo de Sistemas
• Estudo de métodos de sincronização de sequências de saltos em redes de comunicação que utilizam saltos em frequência para transmissão segura
• Estudo de técnicas para obtenção de hardware criptográfico tolerante a falhas
• Estudo de um sistema embarcado para sinalização de ultrapassagem e análise do risco de colisão frontal
• Estudo e Aplicação de um Algoritmo Genético Compacto usando Elitismo e Mutação
• Estudo e Avaliação de Arquiteturas RISC para uso em Sistemas Multiprocessadores
• Estudo e implementação de circuitos simuladores de indutância para realização de um equalizador para sinal MCP seu indutor
• Estudo e Implementação de Transformações Arquiteturais para Aplicação em Projetos Hierárquicos Desenvolvidos segundo a Metodologia de Síntese de Alto Nível
• Estudo Experimental de Modelos DC Para MOSFET Com Escalamento de Tensão
• Estudos e Proposta de Sistema Inteligente de Controle para Veículos Aéreos Não-Tripulados
• Etelvira Cristina Barreto Rangel Leite
• Etude de Faisabilité de Rapid-2 un Circuit Set-Associatif pour Bases de Données
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• Eugenio Souza Carvalho
• Eugênio Luís de Sousa Pessoa
• Euler Carvalho Machado Gonçalves Barbosa
• Eva Rosane Magalhães de Melo
• Evaluating a Dynamic and a Modulo Scheduling-based Static Approach for Configuration Generation in CGRA Accelerators
• Evaluation and Proposal of a Lightweight Reconfigurable Accelerator for Heterogeneous Multicore
• Evaluation of a Network-on-Chip designed to deal with multiple processors in a nanosatellite.
• Evaluation of a Non-intrusive packet delivery monitoring service on Networks-on-Chip
• EVALUATION OF ARTIFICIAL NEURAL NETWORKS AND THE ARIMA MODEL APPLIED TO TEMPERATURE PREDICTION IN A CHARCOAL OVEN
• Evaluation of the soft error assessment consistency of a JIT-based virtual platform simulator
• Evandro Lopes de Oliveira
• Everaldo Silva de Freitas
• Everton Galvão de Neiva
• Evisson Fernandes de Lucena
• Ewerson Luiz de Souza Carvalho
• Ewerton Artur Cappelatti
• Exame de Potenciais Evocados Auditivos Utilizando Processador Digital de Sianis - DSPEA
• Expandindo o ClimIFBA: Implementação de Análise de Poluição do Ar do IFBA - campus Valença
• Experimentos demonstrativos de física para a escola de ensino médio
• Exploiting SATD Properties to Reduce Energy in Video Coding
• Explorando Computação Aproximada para o Projeto de Somadores Completos visando Eficiência Energética
• Exploration of FPGA-Based Hardware Designs for QR Decomposition for Solving Stiff ODE Numerical Methods Using the HARP Hybrid Architecture
• EXPLORATION OF RUNTIME DISTRIBUTED MAPPING TECHNIQUES FOR EMERGING LARGE SCALE MPSoCs
• Exploração de Arquiteturas Dedicadas com Eficiência Energética para o Filtros de Kalman
• Exploração de Espaço e Projeto Para Topologias Irregulares em Aplicações de Tempo Real
• Exploração de Operadores Aritméticos na Transformada Rápida de Fourier
• Exploração de Paralelismo Meso e Macrogranular Em Supercomputadores
• Exploração do Paralelismo de Baixo Nível em Máquinas do Tipo VLIW
• Extensão do IP-Process para Suportar Síntese de Layout
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• Extração de reconhecimento de caracteres ópticos a partir do co-projeto de hardware e software sobre plataforma reconfigurável
• Eyeson: um arcabouço para extração, armazenamento e acompanhamento de métricas de projeto de circuitos integrados
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• Fábio Peppe Beraldo
• Fábio Pereira Cavalcanti
• Fábio Pessôa de Sá
• Fábio Rodrigues de la Rocha
• FÁBIO WEBER ALBIERO
• Gabor Sipkoi Kellermann
• Gabriel André Duquesnois Dubois Brito
• Gabriel Araujo Siccardi Moreira
• Gabriel Augusto Lins Leal Pinheiro
• Gabriel Felipe Cândido Novy
• Gabriel Luca Nazar
• Gabriel Maicon Marcílio
• Gabriel Maranhão Soares
• Gabriel PEREIRA DA SILVA
• Gabriel Soares Porto
• Gabryella Rocha Rodrigues da Silva
• Gacci - Grupo de Automação Controle e Circuitos Integrados
• Galba Falce de Almeida
• GcCRUX : Um Mecanismo de Comunicação em Grupo para o Ambiente Paralelo/Distribuído CRUX
• GECA - Grupo de Estudos em Computação Aplicada
• Genilson César Soares Bonfim
• Geologia Aplicada a Recursos Hídricos e Energéticos
• George Inacio Marques da Fonseca
• George Sobral Silveira
• Gerador Automático de Arquiteturas em Arranjo de Grão Grosso para Ambientes Reconfiguráveis
• Gerador Parametrizavel de Partes Operativas Cmos
• Geradores de números aleatórios baseados em Mapas Logísticos
• Geraldo Angelo Vassoler
• Geraldo Antonio Costa
• Geraldo Antonio de Oliveira Junior
• Geraldo Francisco de Oliveira Junior
• Geraldo Luís Bezerra Ramalho
• Geração Automática de Células CMOS
• Geração Automática de Interface para Incorporação de IP-Cores em Ambientes SoC
• Geração Automática de Lógica Aleatória utilizando a Metodologia TRANCA
• Geração de Circuitos Utilizando Matrizes de Células Pré-Difundidas.
• Geração de Células Transparentes
• Geração de Infraestrutura de Comunicação para Requisições de Serviços de Hardware para Software Modelados com UML-ESL
• Geração de Leiautes Regulares Baseados em Matrizes de Células.
• Geração de modelos de co-simulação distribuída para a arquitetura DCB
• Geração de Padrões de Teste para Circuitos Combinatórios
• Geração de processador para aplicacao especifica
• Geração de Tráfego Genérica com Aplicação em Redes ATM
• Geração e Avaliação de Bibliotecas de Portas Lógicas CMOS
• Geração e controle de trajetória de robôs omnidirecionais
• Gerencia de Memoria Para Um Sistema de Computacao de Alto Desempenho
• Gerenciamento automático de recursos reconfiguráveis visando a redução de área e do consumo de potência em dispositivos embarcados
• Gerenciamento de Centrais Telefônicas Baseado na Web Utilizando XML
• Gerenciamento de mobilidade transparente com suporte integrado a QoS/QoE em redes heterogêneas
• Gerenciamento de processos em controladores programáveis usando XML
• Gerenciamento energeticamente eficiente de memória para multiprocessamento em chip explorando múltiplas scratchpads
• Gerenciamento Explícito de Memória Auxiliar a partir de Arquivos-objeto para Melhoria da Eficiência Energética de Sistemas Embarcados
• GERENCIAMENTO TÉRMICO E ENERGÉTICO EM MPSOCS
• Germano de Freitas Guimarães
• Gerson Jovino Peres
• Gerson Kazuyoshi Kida
• Gerência Dinâmica de Memória em Aplicações JAVA Embarcadas
• Gerência Distribuída de Recursos em MPSoCs - Mapeamento e Migração de Tarefas
• Gestão de Energia em Sistemas Embarcados
• Gestão de Tecnologia
• GESyCA - Group of Embedded System and Computer Architecture
• Gevanildo Batista dos Santos
• Ghilson Ramalho Corrêa
• Gianna Rodrigues de Araújo
• GIC - Grupo de Inteligência Computacional
• GIGEDO DA SILVA CRUZ
• Gil Roberto Vieira Pinheiro
• Gilberto Carlos Arnauts
• Gilberto Fernandes Marchioro
• Gilberto Santana Silva
• Gilcifran Vieira de Sousa
• Gildo de Almeida Leonel
• Gildo Ferrúcio Santos Maia Dantas
• Gilmar Favarin
• Gilmar Luis Mazurkievicz
• Gilmar Machado Grossi
• Gilson Luiz Santin
• Gilson Nazareno Francisco
• Gilson Simões Gonçalves
• Gilvan de Oliveira Costa
• Giovane Boaviagem Ribeiro
• Giovani Gracioli
• Giovani Martins Cascaes
• Giovanni Allan Buranello
• Gislaine da Silva Pimentel Pereira
• GITEG - Grupo de Pesquisa em Inovações Tecnológicas na Gestão de Hardware, Software e Peopleware
• Giulianna Marega Marques
• Giuliano Viana de Alkmim
• Giuseppe Arpino
• Givaldo Almeida dos Santos
• Glauberto Leilson Alves de Albuquerque
• Gleidson Caetano da Silveira Pinto
• Glenda Raposo Salgado
• Globalização e Tecnologia : Um estudo em instituições bancárias
• GMTA - Grupo Multidisciplinar de Tecnologia Aplicada
• GPINFO - Grupo de Pesquisa em Informática Aplicada
• GPITIC - Grupo de Pesquisa Interdisciplinar em Tecnologia da Informação e Comunicação
• GPSEM - Grupo de Projeto de Sistemas Embarcados e Microeletrônica
• GPTA - Grupo de Pesquisa em Tecnologias Aplicadas
• Gracieli Posser
• Grafisma, uma ferramenta para especificação de máquinas complexas comunicantes
• Grafisma: uma ferramenta grafica para projeto de circuitos digitais modelados por maquinas complexas comunicantes
• Graziella Fernandes Nassau Costa
• GRE - Grupo de Robótica Educacional
• Gregório Patriota Correia
• GridRT: Uma Arquitetura Paralela para Ray Tracing usando Volumes Uniformes
• GridRT: Uma Arquitetura Paralela para Ray Tracing utilizando Volumes Uniformes
• Grupo de Apoio ao Projeto de Hardware
• Grupo de Arquitetura de Computadores e Microeletrônica
• Grupo de Arquiteturas e Circuitos Integrados
• Grupo de Arquiteturas, Processamento de Imagens e Sinais
• Grupo de Automação e Instrumentação Aplicada (GRAIA)
• Grupo de Computação Paralela e Distribuída
• Grupo de Controle, Instrumentação e Sistemas Embutidos
• Grupo de Eletrônica e Telecomunicações - GET
• Grupo de Engenharia da Computação
• Grupo de Engenharia de Sistemas Computacionais (GESC)
• Grupo de Estudo em Sistemas Embarcados e Inteligência Computacional
• Grupo de Estudos Aplicados à Tecnologia da Informação e Comunicação (GEATIC)
• Grupo de Estudos em Biota e Ambiente Amazônicos - GEBIOAM
• Grupo de Estudos utilizando Ardu¿no em Pesquisas com Tecnologias da Informa¿¿o - GRAPETI
• Grupo de Informática do IFRS Restinga
• Grupo de Informática do Sertão Pernambucano (GISPE)
• Grupo de Inovação e Pesquisa em Sistemas Embarcados - GIPSE
• Grupo de Instrumentação Eletrônica
• Grupo de Inteligência Computacional - GIC
• Grupo de Mecatrônica e Robótica
• grupo de microeletrônica
• Grupo de Otimização de Sistemas Integrados (OaSIs)
• Grupo de Pesquisa e Desenvolvimento em Sistemas Embarcados - GPDSE
• Grupo de Pesquisa e Extensão em Computação Aplicada [GPE-CA]
• Grupo de Pesquisa em Biocombustívies, Catálise e Ambiental GPBCAT
• Grupo de Pesquisa em Computação Aplicada
• Grupo de Pesquisa em Computação Aplicada (Applied)
• Grupo de Pesquisa em Computação Aplicada e Sistemas (CASia)
• Grupo de Pesquisa em Computação Embarcada e Distribuída
• Grupo de Pesquisa em Computação Pura e Aplicada
• Grupo de Pesquisa em e-Saúde e Tecnologias Assistivas
• Grupo de Pesquisa em Educação e Tecnologia da Informação
• Grupo de Pesquisa em Engenharia e Ciência da Computação
• Grupo de Pesquisa em Instrumentação e Controle em Estudo de Energia e Meio Ambiente.
• Grupo de Pesquisa em Integração de Tecnologias para Desenvolvimento de Sistemas Computacionais
• Grupo de Pesquisa em Processamento Paralelo e Distribuído - G3PD
• Grupo de Pesquisa em Processo e Desenvolvimento de Software (GPPDS)
• Grupo de Pesquisa em Sistemas Computacionais de Alto Desempenho
• Grupo de Pesquisa em Sistemas de Computação
• Grupo de Pesquisa em Sistemas de Computação
• Grupo de Pesquisa em Sistemas de Potência
• Grupo de Pesquisa em Sistemas Embarcados (GPSE)
• Grupo de Pesquisa em Tecnologias Assistivas
• Grupo de Pesquisa em Tecnologias da Informação e Comunicação
• Grupo de Pesquisa em Tecnologias da Informação e Comunicação na Amazônia -GPTICAM
• Grupo de Pesquisa Sistemas de Computação para E&P de Petróleo
• Grupo de Pesquisa SYSTEMS
• Grupo de Pesquisas em Automação e Robótica Móvel
• GRUPO DE PESQUISAS INTERDISCIPLINARES EM SECRETARIADO - GPISEC
• Grupo de Processamento de Sinais Eletromagnéticos
• Grupo de Processamento Paralelo e Distribuído
• Grupo de Redes de Computadores e Sistemas
• Grupo de Redes de Computadores e Sistemas Distribuídos
• Grupo de Redes, Arquiteturas, Sistemas Operacionais e Sistemas Embarcados (GRASS)
• Grupo de RF (Rádio Frequência)
• Grupo de Sistemas Digitais e Computacionais
• Grupo de Sistemas Embarcados
• Grupo de Tecnologia da Informação e Comunicação do IFPB - GTIC
• Grupo de Tolerância a Falhas
• Grupo interdisciplinar de ensino com uso da computação
• GSE - Grupo de Sistemas Embarcados
• GSET - Grupo de Sistemas Embarcados e de Tempo Real
• Guaiá - Um Dispositivo Sensor de Três Graus de Liberdade para Posicionamento no Plano
• Guilherme Alberici de Santi
• Guilherme Dal Pizzol
• Guilherme de Bessa Rezende
• Guilherme de Morais
• Guilherme Frederico Rohde
• Guilherme Gonçalves Brito Cortes
• Guilherme Heck
• Guilherme Henrique Renó Jorge
• Guilherme José da Costa Kami
• GUILHERME MENDONÇA FREIRE
• Guilherme Montez Guindani
• Guilherme Nunes Melo
• Gustavo Chiapinotto da Silva
• Gustavo Costa Dias
• Gustavo Costa Gomes de Melo
• Gustavo dos Santos de Lucca
• Gustavo Farhat de Araujo
• Gustavo Fernando Dessbesell
• Gustavo Freitas Sanchez
• Gustavo Gentil Barreto Santos
• Gustavo Haubrich
• Gustavo Henrique Machado de Arruda
• Gustavo Henrique Nihei
• Gustavo Hommerding Alt
• Gustavo Imbrizi Prado
• Gustavo José Barbosa Silva
• Gustavo Luís Demmer
• Gustavo Reis Wilke
• Gérson Eduardo Mog
• H-Calculus: Session Types for Hardware Analysis and Verification.
• Hadley Magno da Costa Siqueira
• Hardware Embarcado para Aquisicao e Análise de Sinais Vitais usando o Protocolo de Comunicacao ModBus
• Hardware acceleration for Long Short Term Memory for image recognition
• Hardware Accelerator for Runtime Temperature Estimation in Many-cores
• Hardware OS: Escalonamento de Tarefas entre Hardware e Software em uma Plataforma Multiprocessada
• Hardware paralelo reconfigurável para identificação de alinhamentos de sequências de DNA.
• Hardware/Software Interfacing in a Software Acceleration Environment
• Harllan Andryê Bezerra Silva
• Haroldo José Onisto
• Haulisson Jody Batista da Costa
• Hayttle Soljnivisk Dias Santos
• Heitor Luis Polidoro
• Helder Fernando de Araujo Oliveira
• Helder Luiz Palmieri Caldas
• Helenice Cristina Ferreira
• Heleno Manduca Ayres Leal
• Helio Coelho Junior
• Helio Marques Sobrinho
• Heliomar Conceição Souza
• Helton Schramm Mihara
• Henrique Cesar Gallina Barbosa
• Henrique Cota de Freitas
• Henrique Cunha Pazelli
• Henrique de Medeiros Kawakami
• Henrique do Nascimento Cunha
• Henrique Lanza Faria Torres
• Henrique Serdeira
• Henrique Sérgio Gutierrez da Costa
• Henry Costa Lubanco
• Henry Ponti Medeiros
• Herbert Faria Pinto
• Herbert Oliveira Rocha
• Herbert Schäfer
• Herivelto Moreira dos Santos
• Hernan Santiago Marinho
• HEURISTICAS PARA A GERAÇÃO DE ARQUITETURAS RECONFIGURÁVEIS EM ARRANJOS BIDIMENSIONAIS.
• Hierarquia de memória configurável para redução energética no codificador de vídeo HEVC
• Horacio da Cunha e Sousa Ribeiro
• HPC-ES - High Performance Computing in Embedded Systems
• HPPCA - Arquiteturas de Computadores e Computação de Alto Desempenho
• Hugo Barros Camboim
• Hugo de Moura Campos
• Hugo Estanislau Soares Galindo
• Hugo Leonardo Marcolino dos Santos
• Hugo Machado Falcão
• Hugo Marcondes
• Hugo Pereira Leite Filho
• Hugo Sampaio Fialho
• Humberto Gustavo de Melo
• Humberto Plinio Ribeiro Filho
• Humberto Shigueki Makiyama
• Humberto Vargas Gomes
• HUNILSON LUIZ DE SOUZA
• Hussama Ibrahim Ismail
• Iago Oliveira Lima
• Iale Bontempo Teixeira
• Ibraim de Sousa Rezende
• Identificando e Removendo Falhas de Colagem Não Testáveis com o Uso de Vertex Precedent BDDs
• Igor Costa do Couto
• Igor Fier
• Igor Gadelha Pereira
• Igor Giovanni Corrêa de Oliveira
• Igor Santo Andréa Visioli
• Igor Sousa Osterno
• Ildeberto de Genova Bugatti
• Ilo Amy Saldanha Rivero
• Ilton Luiz Barbacena
• Impacto de Técnicas de Projeto na Redução do Consumo de Energia em ASICs
• Implantando processos de gerenciamento ágil
• Implementation Microprogramé de l'Algorithme de Smith et Waterman pour la Carte Coprocesseur RAPID-2
• Implementation of a co-emulation environment for the design of multiprocessor architectures
• Implementação da Técnica de Paralelismo Software Pipelining na Rede em Chip IPNoSyS
• Implementação de arquiteturas de pilha UDP/IP em hardware reconfigurável baseado no desempenho de vazão, latência e taxa de perda de quadros
• Implementação de Auto-verificação e Tolerância a Falhas em um Controlador Escravo Profibus
• Implementação de Controle Vetorial de Motor de Indução Via Redes Neurais em Hardware
• Implementação de Mapas Topológicos para Navegação de Robôs Móveis baseados em Computação Reconfigurável
• Implementação de Modelos de Rede de Petri em Lógica Reconfigurável por Hardware
• Implementação de métrica para avaliação objetiva de qualidade de vídeo digital em lógica reconfigurável
• Implementação de otimizações dependentes de máquina para a arquitetura XScale (Intel) usando o compilador Xingo
• Implementação de Processador Banca Base OFDMA para Downlink LTE em FPGA
• Implementação de Redes Neurais por Pulsos a partir de Sinapses Memristivas
• Implementação de Técnicas de Processamento de Imagens no Domínio Espacial em Sistemas Reconfiguráveis
• Implementação de um controlador Fuzzy para otimização do consumo de energia em sistema de ar condicionado
• Implementação de um controlador PID digital para robotica baseado em computação reconfigurável
• Implementação de Um Estimador de Consumo e Energia Disponível para Simuladores de RSSF
• Implementação de um Módulo Ethernet 10/100 Mbps com Interface Avalon para o Processador NIOS II da Altera
• Implementação de um módulo Ethernet 10/100Mbps com interface Avalon para o processador Nios II da Altera
• Implementação de um Processador RISC 16Bits CMOS num Sistema em Chip
• Implementação de um Sistema de Arquivos para uma Plataforma de Computação Reconfigurável
• Implementação de Um Sistema de Síntese de Alto Nível
• Implementação de um sistema para seleção de instãncias no âmbito do experimento remoto Block.ino.
• Implementação de uma arquitetura de multiplicação de matrizes densas em sistemas reconfiguráveis de alto desempenho
• Implementação de uma CPU Tolerante a Falhas em Lógica Programável
• Implementação de uma Interface Ethernet/Barramento AMBA baseada em Computação Reconfigurável
• Implementação do algoritmo AES em hardware reconfigurável - FPGA.
• Implementação do Algoritmo de Localização e Mapeamento Simultâneos (SLAM) para Robôs Móveis Baseada em Computação Reconfigurável
• Implementação do Método Campos Potenciais para Navegação de Robôs Móveis baseado em Hardware reconfigurável.
• Implementação do Método de Campos Potenciais para Navegação de Robôs Móveis Baseada em Computação Reconfigurável.
• Implementação do Padrão de Barramento PCI para Interação Hardware/Software em Dispositivos Reconfiguráveis
• Implementação e Avaliação de Desempenho de um MPSoC Homogêneo Interconectado por NoC
• Implementação e Avaliação de Métodos para Confiabilidade de Redes Intra-Chip
• Implementação e Avaliação de um MPSoC Homogêneo Interconectado por NoC
• Implementação e Desempenho em Hardware dos Algoritmos Global e Local de Seqüenciamento de Gens
• Implementação e otimização de uma arquitetura de reverberação digital empregando técnicas de processamento multitaxa sobre plataforma reconfigurável
• Implementação em FPGA de um sistema para o processamento de imagens digitais para aplicações diversificadas
• Implementação em FPGA de uma Biblioteca Parametrizável para Inversão de Matrizes Baseada no Algoritmo Gauss-Jordan, Usando Representação em Ponto Flutuante
• Implementação em hardware de algoritmos para Bioinformática
• Implementação em hardware de um sistema para extração de objetos de um fundo não homogêneo em tempo real.
• Implementação Hardware/Software da estimação de movimento segundo o padrão h.264
• Implementação por sistemas embarcados de protótipo parametrizável para coleta de dados microclimáticos georreferenciados
• Implementierung eines Sleep Modes in das Multiprozessors-Me system MMS05
• Implicacoes do Estilo de Descricao de Codigos VHDL na Testabilidade.
• Impressão 3d: ferramenta de prototipagem rápida para elaboração de metodologias e kits didáticos relacionados à educação
• Improving Efficiency of \\General Purpose Computer Systems by adopting Processing-in-Memory Architecture
• Improving Electronics Reliability for Space Systems Based on Current Monitoring
• Improving Mobile Robot Navigation through Odometry Optimization using Particle Swarm Optimization at Kinematics Model
• Improving QoS by Employing Multiple Physical NoCs on MPSoCs
• Improving the Statistical Variability of Delay- based Physical Unclonable Functions
• INCLUSÃO DIGITAL E INFORMÁTICA EDUCACIONAL
• Inclusão do Fluxo de Desenvolvimento de Chips no IPPROCESS
• Increasing energy efficiency of processor caches via line usage predictors
• InferenCNN: Uma biblioteca para Inferência de Redes Neurais Convolucionais Multiplataforma em OpenCL
• Infra-estrutura e Implementação de Controle de Configurações em Software para Hardware Reconfigurável
• Infra-estrutura e Implementação de Controle de Configurações em Software para Hardware Reconfigurável
• Infraestrutura de Compilação para Implementação de Aceleradores em FPGAs
• Inovatech: Grupo Interdisciplinar de Pesquisa de Inovação em Informática e Gestão e Negócios
• Inovação e Desenvolvimento Tecnológico - IDT
• INOVETEC - Laboratório de Inovação e Desenvolvimento Tecnológico
• Inserção automática de mecanismos de tolerância e falhas em descrições VHDL
• Inserção de Testabilidade em um Núcleo Pré-Projetado de um Microcontrolador 8051 Fonte-Compatível
• Instrumentação de FPGAs SRAM para Recuperação e Prevenção de Faltas Permanentes Visando Utilização em Aplicações Espaciais
• Instrumentação Eletrônica e Controle
• Integrando Redes em Chip à Plataformas Multiprocessadas: Estudo de Caso STORM
• Integração de Técnicas de Co-projeto de
• Integração de Técnicas de Teste Baseado em Software no Fluxo de Projeto de SOCs
• Intelicare - Infraestrutura de Telessaúde para Apoio a Serviços de Atenção Domiciliar baseada em redes de Sensores Sem Fio e Sistemas Embarcados
• Inteligência Artificial e Controle
• Inteligência Computacional (CIRG@UPE)
• Interface tangível do usuário como dispositivo de entrada e saída
• Interface Usb para Comando de Instrumentos de Medição Digitais Usando o Padrão Scpi
• Interfaces de Rede Seguras para Conexão de Periféricos em MPSoCs
• Interfaces de tecnologias assistivas
• InterVis - Grupo de Pesquisa em Tecnologias Interativas e Visão Computacional
• Investigation of Actual Methods for the Verification of Embedded Software based on an Industrial Example
• Investigação de Técnicas de Projeto de Cache de Dados para Sistemas Embarcados
• Irineu de Azevedo Lima Neto
• Iris Jerusa D'Amico Burger
• Irley Monteiro Araújo
• Isaac Benjamim Benchimol
• Isabel Cristina Vieira Bento Bastos
• Isabela Simões de Azevedo Silva
• Ismael Carvalho Mascarenhas
• ISMAEL DAVID DE OLIVEIRA MURO
• Ismael Seidel
• Itagildo Edmar Garbazza
• ITALO MATOS CAVALCANTE SANTOS
• Itamar Iliuk
• Iuri Silva Castro
• Iuster Andrade Lara
• Ivan Jeukens
• Ivan Saraiva Silva
• Ivan Teodoro Costa
• Ivandro da Silva Ribeiro
• Ivanilson França Vieira Júnior
• IVM: Uma Metodologia de Verificação Funcional Interoperável, Iterativa e Incremental
• Ivo de Carvalho Peixinho
• Ivo Remuszka
• Jacinto Carlos Ascencio Cansado
• Jackson Moreira Oliveira
• Jacqueline Felix da Silva
• Jacson Renzo Querubin
• Jadsonlee da Silva Sá
• Jaiciclênia da Silva Santana
• Jaime César Ribeiro Lopes
• Jaime de Britto
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• Jaime Mizuguchi
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• Jair da Anunciação de Azevedo Junior
• Jair da Silva Farias
• Jair de Oliveira Júnior
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• Jalyson Vieira Lopes
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• Janaína Domingues Costa
• Janier Arias García
• Janio Gloria de Oliveira
• Jarbas Aryel Nunes da Silveira
• Jarismar Chaves da Silva
• JavArray - Um Array Reconfigurável para um Processador Java
• Javarray: uma arquitetura reconfigurável para o aumento de performance e economia de energia de aplicações embarcadas basedas em Java
• Jayme de Oliveira Filho
• Jean Da Rolt Joaquim
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• JEAN HENRIQUE DE SOUSA CÂMARA
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• Kézia Corrêa Andrade Moreira
• Laboratory for Embedded Systems and Telecommunications (LEST)
• Laboratory of Embedded and Distributed Systems - LEDS
• Laboratory of Ubiquitous and Parallel Systems -- LUPS
• Laboratório de Pesquisa Aplicada-LPA
• Laboratório de Automação de Sistemas de Engenharia - LABASE
• Laboratório de Automação, Robótica e Desenvolvimento de Software
• Laboratório de Computação Física
• Laboratório de Integração de Software e Hardware
• Laboratório de Internet do Futuro
• Laboratório de Sistemas Embarcados
• Laboratório sobre Enfermagem, Cuidado, Inovação e Organização da Assistência ao Adulto ou ao Idoso - LECIONAI
• LabRob - Laboratório de Robótica
• Lady Daiana de Oliveira Maia
• Laion Luiz Fachini Manfroi
• LALP+ : um framework para o desenvolvimento de aceleradores de hardware em FPGAs
• LALP: uma linguagem para exploração do paralelismo de loops em computação reconfigurável
• LARSIS - Laboratório de Redes e Sistemas Distribuídos
• LASER-Laboratório Avançado de Sistemas Embarcados e Robótica
• LASIC-Laboratório de Arquitetura, Sistemas Integráveis e Circuitos
• LASIC-Process: Um framework para integração de padrões de gestão ao desenvolvimento de projetos de Propriedade Intelectual de Sistemas Eletrônicos Integrados em Chips (IP-SoCs)
• LASICPROCESS - UM FRAMEWORK CONCEITUAL PARA INTEGRAÇÃO DE PADRÕES DE GESTÃO AO DESENVOLVIMENTO DE PROJETOS DE PROPRIEDADE INTELECTUAL DE SISTEMAS ELETRÔNICOS INTEGRADOS EM CHIPS (IP-SOCS).
• Laurence Crestani Tasca
• Lawrence Cruvinel Bandeira
• Layered Approach for Runtime Fault Recovery in Noc-Based MPSoCs
• Laysson Oliveira Luz
• Le test des circuit integres
• Le Test des PLA's Optimisés Topologiquement
• Le Test Unifié de Cartes appliqué à la Conception de Systèmes Fiables
• Leakage Current Modeling in Sub-micrometer CMOS Complex Gates
• Leandro Andrade Martinez
• Leandro Avanço
• Leandro Bachega Trujilho
• Leandro Barbosa Lima
• Leandro Brito Santos
• Leandro Colevati dos Santos
• Leandro Coser
• Leandro Costa do Nascimento
• Leandro da Silva Freitas
• Leandro de Morais Nunes
• Leandro Fortes Rey
• Leandro Guerra Becker
• Leandro Heleno Möller
• Leandro José Britto de Oliveira
• Leandro Leocádio Coelho de Souza
• Leandro Luis Bianchi
• Leandro Maia Silva
• Leandro Miranda de Almeida
• Leandro Modesto Rodrigues Junior
• Leandro Nogueira Couto
• Leandro Roberto Sehn
• Leandro Rosendo Candido
• Leandro Santiago de Araújo
• Leandro Soares Indrusiak
• LEDges: nova técnica de inspeção visual automática para detecção em tempo real de irregularidades em bordas
• Leilton Scandelari Lemos
• Leizza Ferreira Rodrigues Salazar
• Leonardo Alexandre de Lucena Melo
• Leonardo Andrade Motta de Lima
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• Leonardo Bisch Piccoli
• Leonardo Caldas Rocha
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• Lucas da Silva Medeiros
• Lucas Fernando da Silva Cambuim
• Lucas Hilário da Costa
• Lucas Pauli Simões
• Lucas Torquato de Melo
• Luciana Batista de Lima
• Luciana Carla Peixoto Barbosa Ferraz
• Luciana de Azevedo Vieira
• Luciana José Garcia Ribeiro
• Luciana Mendes da Silva
• Luciana Rocha Cardoso
• Luciano Copello Ost
• Luciano de Moura Guimarães
• Luciano de Pellegrine Lopes
• Luciano do Vale Ribeiro
• Luciano Henrique de Oliveira Santos
• Luciano Lores Caimi
• Luciano Paulo de Araújo Maia
• Luciano Pena Almeida de Souza
• Luciano Pessoli
• Luciano Rigelo Azevedo
• Luciano Xiscatti
• Lucio Frantz
• Luckas André Farias
• Lucídio dos Anjos Formiga Cabral
• Ludmilla Reis Pinheiro dos Santos
• Luigi Carro
• Luis Alberto Belem Pacheco
• LUIS CLAUDIO GAMBÔA LOPES
• Luis Claudio Gubert
• Luis Eduardo de Oliveira Muraro
• Luis Fernando Espinosa Cocian
• Luis Fernando Manesco
• Luis Francisco Chrispim Marin
• Luis Guilherme Pereira Lima
• Luis Manuel Garcés Socarrás
• Luiz Adriano Galan Madalena
• Luiz Alberto Pasini Melek
• Luiz André Melara de Campos Bicudo
• Luiz Antonio Custodio Manganelli Junqueira
• Luiz Antonio de França
• Luiz Antonio Ferreira da Silva
• Luiz Brunelli
• Luiz Carlos Pires dos Santos
• Luiz Carlos Rosa Junior
• Luiz Cláudio Villar dos Santos
• LUIZ EDUARDO CUNHA LEITE
• Luiz Eduardo Iadocicco
• Luiz Eugenio de Andrade Segadilha
• Luiz Fernando Castro da Cruz
• Luiz Fernando Etrusco Moreira
• Luiz Fernando Moura Piantino
• Luiz Henrique Alves Figueirôa
• Luiz Henrique da Costa Araujo
• Luiz Henrique Duma
• Luiz Nonato Lopes de Oliveira
• Luiz Paulo de Souza Medeiros
• Luiz Pedro Petroski
• Luiz Vinicius Marra Ribas
• Luiza de Macedo Mourelle
• Luís Carlos Mieres Caruso
• Luís Carlos Tanaka
• Luís Cléber Carneiro Marques
• Luís Felipe Uebel
• Luís Fernando Curci Chavier
• Luís Fernando Oratti
• Luís Fernando Stiborski Cristofoli
• Luís Guilherme Alvarenga Pontes
• Luís Gustavo Castanheira
• Luís Otávio Santos de Andrade
• Luís Ricardo Schwengber
• Luís Roberto Zart Olanyk
• Lázaro Vinícius de Oliveira Lima
• Lígia Maria Carvalho Sousa
• Lígia Souza Palma
• Magali Andréia Rossi
• Magda Patrícia Caldeira Arantes
• Maicon Rafael Hammes
• Maicris Fernandes
• MAIK BASSO
• Maiko Rossano Moroz
• Maikon Adiles Fernandez Bueno
• Mailson Sousa Couto
• Malha de Interconexão para Sistemas Integrados em Chip Único
• Manoel Gomes de Pinho
• Manoel Jozeane Mafra de Carvalho
• Manoel Lopes Filho
• Manoel Pedro de Medeiros Neto
• Manoel Rodrigues Porcino da Silva
• Manuel Augusto Pinto Cardoso
• Manuel LOIS ANIDO
• Manutenção preditiva com sistema de identificação de vibrações em vídeo usando ampliação de movimento
• Mapeamento Dinâmico de Aplicações Multitarefa para MPSoCs Homogêneos
• Mapeamento Dinâmico de Tarefas em MPSoCS Heterogêneos Baseados em Noc
• MAPEAMENTO E ADAPTAÇÃO DE ROTAS DE COMUNICAÇÃO EM REDES EM CHIP
• Mapeamento e adaptação de rotas em redes em chip
• Mapeamento Tecnológico para Bibliotecas Virtuais Simétricas e Assimétricas com Minimização da Profundidade Lógica do Circuito
• Marcel Giovani Kroetz
• Marcel Veloso Campos
• Marcello Batista Ribeiro
• Marcello Ramalho de Mello
• Marcelo Akira Miho
• Marcelo Alexandre Couto de Jesus
• Marcelo Antonio Perotto
• Marcelo Araujo Lima
• Marcelo Barros de Almeida
• Marcelo Bastos Roen
• Marcelo Bilobrovec
• Marcelo Boeira de Barcelos
• Marcelo Carvalho Tavares
• Marcelo Christiano da França Júnior
• Marcelo da Silva Moraes
• Marcelo Daniel Berejuck
• Marcelo Daride Gaspar
• Marcelo de Oliveira Johann
• Marcelo de Souza Moraes
• Marcelo Fernando Iguchi
• Marcelo Fontes Santana
• Marcelo Frate
• Marcelo Laranjeira Melo
• Marcelo Leite
• Marcelo Lucena de Souza
• Marcelo Magno Rocha Nascimento
• Marcelo Martins Laffranchi
• Marcelo Massayuki Sunada
• Marcelo Moraes de Almeida
• Marcelo Mortensen Wanderley
• Marcelo Negreiros
• Marcelo Nunes Mendonça
• Marcelo Oliveira Andrade
• Marcelo Panaro de Moraes Zamith
• Marcelo Ricardo Minholi
• Marcelo Roberto Baptista Pereira Luis Jimenez
• Marcelo Soares Lubaszewski
• Marcelo Stehling de Castro
• Marcelo Trindade Rebonatto
• Marcia de Barros Correia
• Marciel de Liz Santos
• Marcilyanne Moreira Gois
• Marcio Cézar Diehl
• Marcio de Castro Gouveia
• Marcio de Oliveira Buss
• Marcio Francisco Dill Junges
• Marcio Goncalves da Silva
• Marcio Luz Scheibel
• Marcio Monteiro
• Marcio Pinto Pereira
• Marcio Roberto de Lima Paiva
• Marcio Roberto Starke
• Marcio Rodrigo Santos
• Marcio Zeni Prosdocimo
• Marco Antonio Assis de Melo
• Marco Antonio Dantas Ramos
• Marco Antonio Rocha de Assis
• Marco Antonio Santuci Carvalho
• Marco Antonio Silveira de Souza
• Marco Antonio Simon Dal Poz
• Marco Antônio de Souza Madeira Terres
• Marco Antônio de Ulhôa Cintra
• Marco Antônio Teixeira
• Marco Aurelio Cavalcanti Pacheco
• Marco Aurélio Benedetti Rodrigues
• Marco Aurélio Lins Gomes
• Marco Aurélio Verlangieri Alves
• Marco Tadashi Kanekiyo
• Marcondes Menezes de Souza Dourado
• Marcone Guimarães Laure
• Marcos André Pisching
• Marcos Antônio Alves Medeiros
• Marcos Augusto de Goes
• Marcos Aurelio Ferreira dos Santos
• Marcos Barbosa
• Marcos Dantas Alves dos Santos
• Marcos de Oliveira Martins
• Marcos Dias de Assunção
• Marcos Oliveira da Cruz
• Marcos Paulo Matias
• Marcos Ricardo Alcantara Morais
• Marcos Roberto da Silva
• Marcos Rosendo Dalte
• Marcos Segalla Pizzolatti
• Marcos Sulzbach Morgenstern
• Marcos Tomazzoli Leipnitz
• Marcos Vinicius Lazarini
• Marcos Vinicius Linhares
• Marcos Zuccolotto
• Marcus Bartholomeu
• Marcus Grilo
• Marcus Kindel
• Marcus Talcir Andreotti
• Marcus Vinicius Araujo Martins
• Marcus Vinicius Gomes Lopes
• Marcus Vinícius Mazega Figueredo
• Marcílio de Paiva Onofre Filho
• Margrit Reni Krug
• Maria Aracy Machado Goulart
• Maria das Graças da Silva Oliveira
• Maria José Lima dos Santos
• Maria Raimunda de Sousa Sampaio
• Mariana Cerviño Vieira
• Mario Batista dos Reis
• Mario Lúcio Côrtes
• MARK EIRIK SCORTEGAGNA JOSELLI
• Martem Sarmento Garcia
• Martin Alain Kretschek
• Martinho Henrique Novaes Murta
• MARTONY DEMES DA SILVA
• Mateo Valero
• Mateus Casanova Pereira
• Mateus Interciso
• Mateus Jose Martins
• Mateus Lima Peduzzi
• Matheus Alcântara Souza
• Matheus Bezerra Estrela Rodrigues
• Matheus Chaves Menezes
• Matheus Eloy Franco
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• Matheus Luck Lucas
• Matheus Torres Alvarenga Silva
• Mauricio Angel Vega Teijido
• Mauricio Araujo Dias
• Mauricio de Oliveira Barros
• Mauricio dos Santos Kaster
• Mauricio Fernando Lima Pereira
• Mauricio Hiroaki Suguiy
• Mauricio Micoski
• Mauricio Perretto
• Mauro Araújo Câmara
• Mauro César Cantarino Gil
• Mauro Júnior Batista Amazonas
• Mauro Marolla Filho
• Mauro Martins da Fonseca
• Mauro Massayoshi Sakamoto
• Mauro Massimiliano Marchetti
• Mauro Rodrigo Larrat Frota e Silva
• Maurício Aronne Pillon
• Maurício Lima Pilla
• Max Alexandre Seabra do Nascimento
• Max Júlio Gauss
• Max Marcell Oliveira da Silva
• Max Melquiades da Silva
• Max Miller da Silveira
• Max Portuguez Obeso
• MAXIMA ON ANDROID: UMA FERRAMENTA TECNOLÓGICA NA CONSTRUÇÃO DO GRÁFICO DE FUNÇÕES DE VARIÁVEL REAL
• Maximiliam Luppe
• Maximiliano Zambonatto Pezzin
• MAxPy: Ambiente para Simulação e Exploração de Técnicas de Computação Aproximada em Circuitos VLSI
• Mecanismo de Controle de QoS Através de DFS em MPSoCs
• Mecanismos de suporte a modelagem e análise de comunicação em plataformas multiprocessadoras
• Mecanismos para garantir confidencialidade e autenticidade na rede SOCIN
• Meios Eletrônicos Interativos
• Melhoria de desempenho da máquina virtual Java na plataforma Cell B.E.
• Melissa Schwanz Vetromille Vitorino
• Memorização e Reuso Dinâmico de Traços em uma Arquitetura de Processador Java
• Memória Digital Cassete Programável
• Memória transacional em hardware para sistemas embarcados multiprocessados conectados por redes-em-chip
• Menotti Erasmo da Silva Machado
• Mercury: Uma Rede Intra-chip com Topologia Toro 2D e Roteamento Adaptativo
• METAL: Uma Plataforma Manycore de Propósito Geral Adaptada ao Modelo de Programação OpenCL
• Methods for Model Order Reduction
• Metodogia para Tracking de Objetos
• Metodologia Brazil-IP - Apresentação do método e análise de casos de uso e experiências no decorrer dos trabalhos deste consórcio
• Metodologia Brazil-IP - Apresentação do método e análise de casos de uso e experiências ocorridas durante os trabalhos deste consórcio.
• Metodologia de Desenvolvimento de VHDL Sintetizável com Uso de Model Checking
• Metodologia de simulação neutrônico-termodinâmica para reatores rápidos
• Metodologia e Projeto de Ferramenta para Co-Simulação Entre VHDL e SystemC.
• Metodologia para adaptação de microarquiteturas microprogramadas soft-core à uma ISA padrão: estudo do impacto sobre a complexidade de hardware para o padrão MIPS
• Metodologia para adaptação de microarquiteturas microprogramadas soft-core à uma ISA padrão: Estudo do Impacto sobre a complexidade de hardware para o padrão MIPS, Ano de obtenção
• Metodologia para Projeto de Bancos Distribuídos
• Metodologia para reconfiguração dinâmica de hardware baseada em redes de Petri
• Metodologias de Suporte a Verificação e Análise de Modelos de Plataformas em Alto Nível de Abstração
• Meuse Nogueira de Oliveira Júnior
• Micaías Paiva de Oliveira
• Michael Dionisio Borges
• Michel Bernanos Soares Mesquita
• Michel Coura Dias
• Michel da Silva
• Michel Rosin Martins
• Michel Santana
• Michele da Costa Galvão
• MICO - módulo de interfaceamento e comunicação
• Microeletronica e Microsistemas
• Middleware Adaptativo para Sistemas Embarcados e de Tempo-real.
• Miguel Alexandre Wisintainer
• Miguel Angelo Baggio
• Miguel Angelo Laporta Nicolelis
• Miguel de Andrade Freitas
• Miguel Ângelo de Abreu de Souza
• Milano Gadelha Carvalho
• MILSON LOUSEIRO LIMA
• Minimização do Cabeçalho do Protocolo de Comunicação IPV6 Visando a Melhoria de Desempenho em Redes Locais
• Mirayr Raul Quadros de Souza
• Mirel da Silva Pina
• MMU - Monitor Multiparamétrico Usável
• Moacyr Henrique Cruz de Azevedo
• Moacyr Regys Simoes Moreira
• MoCHA: Arquitetura Dedicada para a Compensação de Movimento em Decodificadores de Vídeo de Alta Definição, Seguindo o Padrão H.264
• Modelagem Abstrata para Hardware de MPSoC
• Modelagem Analitica de Desempenho de Aplicações Distribuídas em Arquiteturas paralelas de Tempo-Real
• Modelagem Computacional da distribuição de calor em ambientes climatizados visando conforto térmico e eficiência energética.
• Modelagem de Arquiteturas Reconfiguráveis com Espaços de CHU.
• Modelagem de Hardware para Codificação de Vídeo e Arquitetura de Compensação de Movimento Segundo o Padrão H.264/AVC
• Modelagem e Co-simulação de Sistemas Eletrônicos Embarcados
• Modelagem e projeto de módulos amplificadores e comparadores em tecnologia CMOS 0,35um
• Modelagem e Validação de Redes Intrachip Através de Síntese Comportamental.
• Modelagem e validação de redes intrachip no nível de transação
• Modelagem em nível transacional de sistemas em chip para aplicações de redes de sensores sem fio
• Modelagem, Descrição e Validação de Redes Intra-chip no Nível de Transação
• Modelagem, Verificação Formal e Codificação de Sistemas Reativos Autônomos
• Modelamento de Hardware visando a estimação do tempo de execução de programas
• Modelando uma Arquitetura PRAM-CRCW com Espaços de Chu
• Modelo de Gestão de Predição de Falhas no Gerenciamento da Infraestrutura de Datacenter
• MODELO DE MAPEAMENTO DE COBERTURA E CONTROLE DE ACESSO EM REDES WLAN PENALIZADAS POR DENSIDADE DE USUÁRIOS E ATENUAÇÃO DO SINAL
• Modelo para avaliação da qualidade de projetos de planos de continuidade de negócios aplicados a sistemas computacionais.
• Modelo para Desenvolvimento de Tecnologias de Monitoramento inteligente de Pacientes Acamados
• Modelo para Elaboração de Testes de Unidades Computacionais-Aplicação ao Processador de Instruções do Mtnicomputador G11
• Modelo para projeção de custo e capacidade para testes de semicondutores
• Modelos para o Mapeamento de Aplicações em Infra-estruturas de Comunicação Intrachip
• MODERNIZAÇÃO DE LABORATÓRIOS DE ELETRÔNICA ATRAVÉS CONSTRUÇÃO DE IMPRESSORA A LASER PARA VIABILIZAÇÃO DE PLACAS DE CIRCUITO IMPRESSO DE ALTA RESOLUÇÃO
• Modos de propagação em guias de ondas ópticas planares
• Modular and Distributed Management of Many-Core SoCs
• Modélisation des Défauts Technologiques pour les Fonctions de Base de CAN
• Moises Cirilo de Brito Souto
• Moises de Moura Behar Pontremoli
• Moises Pinheiro Souza
• Moisés Henrique Szwarcman
• Monica Magalhaes Pereira
• MONITOR DE CONSUMO DE ENERGIA ELÉTRICA RESIDENCIAL POR DEMANDA
• Monitoramento de Desempenho em plataformas MPSoC baseadas em NoC
• MONITORAÇÃO E ROTEAMENTO ADAPTATIVO PARA FLUXOS QOS EM NOCS
• Morgana Macedo Azevedo da Rosa
• Morphological Image Reconstruction Implementation using H/S Approach on FPGA
• MPI hardware framework for many-core based embedded systems
• MPNI: Uma Interface de Rede com Serviços de Programação Paralela para Redes-em-chip
• MPSOC: Uma Arquitetura de Comunicação e Alocação Dinâmica de Tarefas
• Multi-Objective Resource Management for Many-Core Systems
• Multifractal Traffic Generator Modeled at the Transaction Level for Integrated Systems Performance Evaluation
• Multiple objective technology independent logic synthesis for multiple output functions through AIG functional composition
• Multiplexador Estatístico
• Multiplexação de sinais de voz em redes IP
• Murillo Antonio de Souza Carvalho
• Murilo Almeida Kamond Tarabay
• Murilo Inácio Rodrigues
• Murilo Santos
• MYLENA NAZARÉ MEDEIROS DOS REIS FERREIRA
• Márcia Fink
• Márcio Adamec Lopes Oliveira
• Márcio Emanuel Ugulino de Araújo Júnior
• Márcio Germano Perissatto
• Márcio Luiz Ferreira Miguel
• Márcio Luís Günther
• Márcio Nazareno de Araujo Moscoso
• Márcio Ricardo Alves Gadelha de Araújo
• Márcio Rodrigo de Oliveira
• Márcio Yukio Teruya
• Mário César de Queiroz Albuquerque
• Mário Roberto da Silva
• Márlon Oliveira da Silva
• Méthodologie de Conception D'Architectures Spécialisées - Une étude de cas
• MÉTODO DE CÁLCULO DE TRAJETÓRIA DE MÁQUINAS AGRÍCOLAS UTILIZANDO PROCESSAMENTO DE IMAGENS EM SMARTPHONES
• Método de extração da posição de máquinas agricolas por visão computacional, baseado em redes pulsadas e ponto de fuga.
• MÉTODO DE PROJETO DE UNIDADES ARITMÉTICAS ESPECIAIS DE PONTO FLUTUANTE
• Método Híbrido de Detecção de Defeitos em Redes de Sensores Móveis utilizando Algoritmo de Localização
• Método Híbrido de Detecção de Defeitos em Redes de Sensores Móveis Utilizando Algoritmos de Localização
• Métodos de Desenvolvimento e Distribuição de IP Cores
• Métodos de Exploração de Espaço de Projeto em Tempo de Execução em Sistemas Embarcados de Tempo Real Soft baseados em Redes-Em-Chip.
• Métricas de testabilidade : controlabilidade e observabilidade em circuitos combinacionais
• Módulo Integrado para Controle Digital de Marca-Passo Temporário
• Mônica Rocha Ferreira de Oliveira
• Nadia Nedjah
• Nahri Balesdent Moreano
• Nancy Blanco Méndez
• Nanotecnologia Computacional e Nanocomputação
• Nathália Alves Rocha Batista
• NEEIR - Núcleo de Estudos em Educação e Interação Remota
• Nelson Bellincanta Filho
• Nelson Machado Junior
• NERsD - Grupo de Sistemas Embarcados e Distribuídos (Antigo Núcleo de Engenharia de Redes e Sistemas Distribuídos)
• Nesley Jesus Daher de Oliveira
• Nestor Dias de Oliveira Volpini
• NetBuilder - Grupo de Pesquisa em Redes de Computadores
• Network-on-Chip with latency predictability for Real-Time Systems.
• Network-on-Chip with quality-of-service for Telecommunication Systems.
• Neury Nunes Cardoso
• Newarney Torrezão da Costa
• Ney Laert Vilar Calazans
• Ney Luiz Montes Junior
• Nicolas Julien Sébastien Hervé
• Nieremberg Jose Pereira de Lyra Ramos
• Nilson Minoru Siguimura
• NILTON ALVES MAIA
• Nilton Barbosa Armstrong Júnior
• Nivaldo Antonio Portela de Vasconcelos
• NOP-DH - Evaluation Over Bitonic Sort Algorithm
• Nova metodologia de localização de regiões candidatas em imagens digitais utilizando arquiteturas reconfiguráveis
• Nova metodologia para a estimativa de capacitância e consumo de potência para portas lógicas complexas CMOS no nível lógico
• Novos Algoritmos Para o Roteamento de Circuitos VLSI
• NR2 - Núcleo de Redes Sem Fio e Redes Avançadas
• NUARQ
• NUDEM - Núcleo de Desenvolvimento em Mecatrônica
• N¿CLEO DE EDUCA¿¿O CIENT¿FICA PARA A DIVERSIDADE ¿TNICO-CULTURAL: AS COMUNIDADES QUILOMBOLAS DO SUDOESTE DA BAHIA
• Núcleo de Desenvolvimento de Software
• Núcleo de Estudos em Informática no Agreste Potiguar
• Núcleo de Inovação em Computação (NIC)
• Núcleo de Pesquisa em Biodiversidade e Computação - BioComp
• Núcleo de Pesquisa em Ciências Forenses / ICAP - Computação Forense
• Núcleo de Pesquisa em Informática Aplicada
• Núcleo de Tecnologia da Informação
• Núcleo Interdepartamental de Microeletrônica (NIME)
• O Padrão de Segurança PKCS#11 Prototipado em FPGAs
• O Problema dos Uns Consecutivos Utilizando Arquiteturas Reconfiguráveis
• O uso de componentes reconfiguráveis para garantia de compatibilidade entre gerações diferentes de máquinas VLIW
• O uso do método do enxame de partículas na otimização da latência e consumo de energia de uma rede-em-chip
• Odair Moreira
• Odilon Braz Faria Neto
• Oliver Bellaver Longhi
• Omar Paranaiba Vilela Neto
• On the Distribution of Control in Asynchronous Processor Architectures
• On the optimal minimization of special classes of Boolean functions
• On-silicon testbench for validation of soft logic cell libraries
• Onofre Felix de Lima Neto
• Open Droid Drone: uma proposta de projeto base com código aberto para aplicações de VANTs autônomos
• OpenOBC: Uma arquitetura de um computador de bordo open source e de baixo custo para o padrão CubeSat.
• Optimisation et modélisation prédictive de performance d´un flot d´exploitation automatique pour platforme Multi-FPGA
• Optimization of a Face Detection Algorithm for Real-Time Móbile Phone Applications
• Orion de Oliveira Silva
• Orozimbo Josué Carneiro
• Orquestração de nuvem IaaS orientada pelo consumo de energia de servidores
• Osmar Vogler
• Osmario Moreira da Silva
• Osvaldo Ferreira Alves
• Osvaldo Rodrigues Sérgio
• Otimização da Síntese do Projeto de Atuadores MEMS baseados em Deformação Elástica e Comb-Drive
• Otimização de Atraso Pós-Posicionamento Explorando Ramos Não-Críticos de Árvores de Steiner
• Otimização de código fonte C para o processador embarcado Nios II
• Otimização de Desempenho de Sistemas de Servidores WEB Usando Monitoramento e Análise de Desempenho
• OTIMIZAÇÃO DE MEMÓRIA CACHE EM TEMPO DE EXECUÇÃO PARA O PROCESSADOR EMBARCADO LEON3
• Otimização de performance de RTOS através de customização de hardware
• Otimização de um Cluster de alto desempenho para o uso do PGENESIS em simulações biologicamente realistas em larga-escala de sistemas neurais
• Otimização do Despacho de Múltiplas Instruções em Arquiteturas Super Escalares
• Otimização e Inteligência Artificial
• Otávio de Souza Martins Gomes
• Otávio Massashi Mine
• Pablo Viana da Silva
• PadsTool: uma Ferramenta Gráfica para Mapeamento e Posicionamento dos Pads
• Papílio: Proposta de um algoritmo de criptografia baseado no algoritmo Viterbi e codificação convolucional
• Paralelizando a Fase de Roteamento de Circuitos Baseados em FPGAS
• Particionamento Temporal Acoplado a Escolha de Componentes para Aplicações de Computação Reconfigurável
• Partitioning Algorithms for Heterogeneous MPSoC based on NoC
• Patricia Magna
• Patrizia Raphaela Chermont Galiza
• Paulo Abadie Guedes
• Paulo Afonso Fischer Kuhn
• Paulo Alexandre Serra Coucello da Fonseca
• Paulo Cesar Berardi
• Paulo Cesar Centoducatte
• Paulo Cesar Lopes Leite
• Paulo Cezar de Oliveira
• Paulo César Crepaldi
• Paulo César de Macedo
• Paulo César do Nascimento
• Paulo César dos Santos
• Paulo César Florentino Marques
• Paulo Eduardo Mologni da Silva
• Paulo Fernando Ferreira Silva Filho
• Paulo Guilherme Lanzillotti Jannuzzi
• Paulo Henrique Cruz Pereira
• Paulo Henrique Schmidt Castellani
• Paulo Job Brenneisen
• Paulo João Martins
• Paulo Matias
• Paulo Murilo Silva
• Paulo Ricardo Cechelero Villa
• Paulo Roberto de Abreu
• Paulo Roberto Oliveira Valim
• Paulo Roberto Pereira dos Santos
• Paulo Roberto Silla
• Paulo Roberto Sá de Souza
• Paulo Sergio Pedrosa
• Paulo Sergio Rangel Garcia
• Paulo Sergio Tome
• Paulo Sérgio Brandão do Nascimento
• Paulo Victor de Almeida Pinheiro
• Payload-XL: A Platform for the In-orbit Validation of the BRAVE FPGA
• Paúl Hernán Mejía Campoverde
• PBIW : um esquema de codificação baseado em padrões de instrução
• PCP Industrial em Rede Local utilizando Sistema baseado em Conhecimento
• Pedrina Célia Brasil
• Pedro Antonio Müller
• Pedro Araújo Valle
• Pedro Augusto Pinho de Ferraz
• Pedro Cardozo Júnior
• Pedro da Fonseca Vieira
• Pedro Granville Gonçalves
• Pedro Henrique Cox
• Pedro Henrique Matheus da Costa Ferreira
• Pedro Henrique Vieira de Oliveira Azevedo
• Pedro Klecius Farias Cardoso
• Pedro Luis Araújo Silva
• Pedro Maleronka Ferron
• Pedro Manoel Ribeiro Rosa
• Pedro Matsumura Kayatt
• Pedro Wilson de Abreu Farias Neto
• Perfilagem do Problema de Resolução da Equação da Onda por Diferenças Finitas em Coprocessador Xeon Phi
• Peripheral venipuncture practices performed by nursing professionals in a university hospital / Práticas de venopunção periférica dos profissionais de enfermagem em um hospital universitário
• PERS- Um Processador Específico para Rede de Sensores com Primitivas de Segurança
• Pesquisa e Desenvolvimento de Veículos Autônomos
• Pesquisa Em Instrumentação Eletrônica Microprocessada Para A Medida de Parâmetros Físicos e Químicos da Água.
• Pesquisas em Engenharia Elétrica IFRS
• Philippe Olivier Alexandre Navaux
• Phillip Luiz Viana
• PiFlowMR - Uma nova arquitetura a fluxo de dados dinâmico, escalável e com múltiplos anéis, implementada em um cluster da FPGAs de baixo custo
• Pitágoras Kardec De Oliveira Reis
• PLAESER - Plataforma de Emulação de Soft Errors Visando a Análise Experimental de Técnicas de Tolerância a Falhas: Uma prototipação rápida utilizando FPGAs
• Planejamento de teste de sistemas baseados em núcleos de hardware de sinal misto usando bist
• PLATAFORMA ARACHNOC
• Plataforma em hardware reconfigurável para o ensino e pesquisa em laboratório de sistemas digitais a distância
• Plataforma METAL
• Plataforma para Testes de Circuito Digitais
• Plataforma tipo boroscópio para inspeção veicular
• PMEMD-HW - Simulação Por Dinâmica Molecular Utilizando Hardware Reconfigurável
• PMEMD-HW: Simulação por Dinâmica Molecular Usando Hardware Reconfigurável
• Posicionamento Automático em Circuitos Implementados em FPGAs: Desenvolvimento de Rotinas de Aceleração Computacional.
• Potencial de reuso de traços em Arquiteturas ARM.
• Power Driven Combinational Synthesis Mapping and Power estimation
• PowerSC: Uma Extensão de SystemC para a Captura de Atividade de Transição
• Predição de Tempos Em Ambientes de Projeto Simultâneo
• Predição de Tempos em Ambientes de Projetos Simultâneos
• Previsao de Desvios em Arquiteturas Multitarefas Simultaneas.
• Procedimento de Teste para Detecção de Falhas no Processador Transputer
• Procedimento de Teste para Detecção de Falhas no Processador Transputer
• Processador DCT para compressão de vídeo digital em tempo rea
• Processador Digital de Sinais em Tempo Real
• Processador Para Computador Simd
• PROCESSAMENTO A FLUXO DE DADOS TOLERANTE A FALHAS EM UM COMPUTADOR PARALELO
• Processamento de Sinais e Imagens - LaPSI
• Processamento de vídeo estereoscópico em tempo real para extração de mapa de disparidades.
• Processamento digital de sinais de vibrações mecânicas aleatórias
• Processamento Digital de Sinais e Sistemas Inteligentes
• Processamento e Análise de Sinais, Imagens e Video e Reconhecimento de Padrões
• Processo de Síntese de Circuitos Lógicos Assíncronos
• Prof Dr João César Netto
• Prof Dr Sergio Bampi
• Prof. Dr. Adilson Gonzaga
• Prof. Dr. Edward David Moreno Ordoñez
• Prof. Dr. Evandro Luís Linhari Rodrigues
• Prof. Dr. Francisco Moura Filho
• Prof. Dr. Jaime Simão Sichman
• Prof. Dr. Jan Frans Willem Slaets
• Projeto Arquitetural de um Array Reconfigurável de Granularidade Grossa para Aumento de Performance e Redução de Potência em Sistemas Embarcados
• Projeto com Matrizes de Celulas Logicas Programaveis
• Projeto conceitual de um sistema mecatrônico para a inspeção e ativação de propelentes sólidos
• Projeto da parte de controle para uma familia de processadores dedicados de alto desempenho
• Projeto da Unidade de Controle de uma Arquitetura Sistólica para Solução de Sistemas Lineares, utilizando-se Metodologias Avançadas para Projeto de Hardware
• Projeto de Aplicações Específicas com Microcontroladores Java Dedicados.
• Projeto de arquiteturas integradas para a compressão de imagens JPEG
• PROJETO DE ESTRUTURAS DE ARMAZENAMENTO DIGITAL EMUM SoC PARA CONTROLE DE IRRIGAÇÃO
• Projeto de Operadores Aritméticos Tolerantes a Falhas Transientes
• Projeto de Sistemas a Nivel Conceitual
• Projeto de Sistemas Integrados de Propósito Geral Baseados em Redes em Chip ? Expandindo as Funcionalidades dos Roteadores para Execução de Operações: A plataforma IPNoSys
• PROJETO DE SISTEMAS PROCESSADOS DEDICADOS TOLERANTES A FALHAS
• Projeto de Sistemas Processados Tolerantes a Falhas
• Projeto de um circuito controlador de rede com tolerância a falhas baseado em computação reconfigurável
• Projeto de um Circuito Integrado para Comunicação Digital de Dados
• Projeto de um Computador Reconfigurável com Controle Microprogramado: CORE-M
• Projeto de um conjunto de chaves programaveis para uso em barramentos de multiprocessadores
• Projeto de Um Elemento de Processamento de Um Computador Macicamente Paralelo Para Execucao Dirigida A Fluxo de Dados
• Projeto de um Microsomputador de 8 bits para aplicações em Pesquisa e Ensino
• Projeto de um Módulo Básico de Visão Computacional Baseado em Computação Reconfigurável aplicado à Robôs Móveis
• Projeto de um Módulo para Monitoramento de Hardware/Software On-Chip Baseado em Computação Reconfigurável
• Projeto de um sistema de desvio de obstáculos para robôs móveis baseado em computação reconfigurável
• Projeto de um sistema de registro de sinais de neurônios em matriz de microeletrodos com ressonância estocástica
• Projeto de um sistema embarcado de predição de colisão e pedestres baseado em computação reconfigurável
• Projeto de Uma Arquitetura Baseada num Processador RISC-V para Desenvolvimento de Aplicações em Software-defined radio
• Projeto de uma Arquitetura de Hardware para Visualização de Imagens Digitais
• Projeto de uma Arquitetura Sistólica para Solução de Sistemas de Lineares Implementada com Circuitos FPGAs
• Projeto de uma Memória Monolítica - Recurso para Memória Principal de um Minicomputador
• PROJETO DE UMA REDE LOCAL DE COMPUTADORES DE ALTA VELOCIDADE
• Projeto de uma Rede Neural usada no Reconhecimento de Gestos por Robôs Móveis utilizando-se Computação Reconfigurável
• Projeto de uma unidade aritmética de ponto flutuante - Padrão IEEE 754 - implementada em computação reconfigurável.
• Projeto e Construção de um terminal de Vídeo Gráfico
• Projeto e Construção de uma arquitetura de processadores em Array para o controle de processos industriais
• Projeto e Construção de uma calculadora Serial-Binária
• Projeto e desenvolvimento de um dispositivo óptico integrado constituído por um guia a filme fino e uma estrutura periódica
• Projeto e Desenvolvimento de uma Arquitetura para Mapeamento de Redes Neurais Artificiais em FPGAs
• Projeto e Implementacao de uma Arquitetura Paralela para Aplicacaoes em Filtragem e Controle
• Projeto e implementação de circuitos classificadores digitais baseado na regra do vizinho-mais-próximo modificada
• Projeto e Implementação de Controladores Difusos em Microcontroladores
• Projeto e Implementação de um Descompressor PDC - Compacket em um Processador SPARC
• Projeto e Implementação de um Espirômetro Portátil Controlado por Microcomputador
• Projeto e Implementação de um Kernel Programável de Controle, Com Aplicações em Telepluviometria e Automação de Experimentos com PCR
• Projeto e implementação de uma calculadora programavel serial-binária
• Projeto e Implementação de uma Plataforma MP-SoC usando SystemC
• Projeto e implementação em FPGA de um processador com conjunto de instrução reconfigurável utilizando VHDL
• Projeto e Prototipação de Interfaces e Redes Intrachip Não-Síncronas em FPGAs
• Projeto e Realização de um Sistema Programável de Geração de Testes e Localização de Falhas Aplicados aos Operadores do Calculador ASMODEE 01".
• Projeto e Verificação Funcional de Módulos Funcionais para um Comutador Gigabit Ethernet
• Projeto integrado para coleta de dados em redes de sensores sem fio
• Projeto Robolab: um estudo de viabilidade
• Projeto Visando a Prototipação do Protocolo de Acesso ao Meio em Redes Ethernet
• Projeto, análise e implementação de primitivas criptográficas simétricas eficientes usando a estratégia de trilha larga.
• Projeto, Implementação e Avaliação de Interfaces Hápticas
• PROPOSAL OF MANY-CORE CONTROL THROUGH THE MANAGEMENT APPLICATION
• Proposta de Arquitetura de Alto Desempenho para Sistemas de Tempo Real
• Proposta de Arquitetura de Hardware e Software para Sistemas Tempo-Real Distribuídos.
• Proposta de Arquitetura para NIDS Acelerado por Hardware
• Proposta de implementação paralela de algoritmo genético em FPGA
• Proposta de Implementação em Hardware dedicado de Redes Neurais Competitivas com Tecnicas de Circuitos Integrados Analogicos
• Proposta de implementação em hardware para o algoritmo non-local means.
• Proposta de Sistema Microcontrolado Para Aquisição de Dados e Automação de Ambientes Residenciais
• Proposta de um processador multithreading com características de previsibilidade
• Proposta de um sistema de distribuição de licenças de uso para IPTV.
• Proposta de uma arquitetura de hardware em FPGA implementada para SLAM com multi-câmeras aplicada à rob ótica m óvel
• PROPOSTA DE UMA FERRAMENTA COMPUTACIONAL PARA AUXÍLIO À PRÁTICA DE GERÊNCIA DE DESEMPENHO DE REDES DE COMPUTADORES
• Proposta de uma Infraestrutura de Geração e Avaliação para Redes Intrachip Hermes-G
• Proposta de uma Nova Arquitetura de FPGA para Aplicações DSP e BIST
• Proposta e Desenvolvimento de Funções MPI de Comunicação Coletiva Reconfiguráveis
• Proposta e desenvolvimento de um algoritmo de associatividade reconfigurável em memórias cache.
• Proposta e Desenvolvimento de um Algoritmo Reconfigurável de Escalonamento Paralelo de Tarefas
• Proposta e Desenvolvimento de um Processador de Rede com Chave Crossbar Reconfigurável
• Proposta e Implementação de uma Arquitetura Reconfigurável Híbrida para Aplicações Baseadas em Fluxo de Dados
• Proposta e Implementação de uma Camada de Integração de Seviços de Segurança (CISS) em Soc e Multiplataforma
• Proposta, Validação e Avaliação Qualitativa de uma Arquitetura MPSoC Baseada nos Elementos de Processamento de IPNoSys II
• Protecting Digital Circuits Against Hold Time Violations Due to Process Variations
• Protocolo de comunicação para multicomputador
• Protocolo de Recuperação por Retorno, Coordenado, Não Determinístico.
• Protocolo de roteamento para redes wireless mesh
• Protocolos de Múltiplo Acesso para Redes sem Fio
• Prototipação e Análise de Circuitos Multiplicadores Array de Baixo Consumo
• Protótipagem de um sensor inteligente sem fio usando um PSoC
• Protótipo de um Robô Móvel de Baixo Custo para Uso Educacional
• Pulsar : towards a synthesis flow for QDI circuits
• Pé-Busca de Dados em Arquiteturas Multicore com Memória Local de Rascunho
• QDI Asynchronous Design and Voltage Scaling
• Qualidade de Serviço em Redes Intra-Chip: Implementação e Avaliação sobre a Rede Hermes
• Quaternary CLB a falul tolerant quaternary FPGA
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• Rastreamento em ambientes de construção e montagem naval
• Raul Fernando Socoloski
• Raul Fernando Weber
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• Real time performance assessment using fast interrupt request on a standard Linux kernel
• Reconfiguração Parcial e Dinâmica para Núcleos de Propriedade Intelectual com Interfaces de Comunicação Padronizadas
• Reconfiguração Parcial e Dinâmica para Núcleos de Propriedade Intelectual.
• Recuperação por Retorno Baseada em Checkpointing em Sistemas Distribuídos Assíncronos: Implementação prática
• Rede de sensores para aplicação em agricultura : um estudo de caso
• Redes de Interconexao Para Computadores Paralelos
• Redes de Interconexão Multiestágios em Arquiteturas Dinamicamente Reconfiguráveis de Grão Grosso Acopladas a Processadores RISC
• REDES INTRA-CHIP PARAMETRIZÁVEIS COM INTERFACE PADRÃO PARA SÍNTESE EM HARDWARE.
• Redes Intrachip com Topologia Toro e Modo de Chaveamento Wormhole: Projeto, Geração e Avaliação
• Redes-em-Chip para Sistemas Embarcados Visando a Otimização de Medidas de Qualidade de Serviço para Aplicações de Tempo Real.
• Redes-em-Chip: Arquiteturas e Modelos para Avaliação de Área de Desempenho
• Reduction of Energy Consumption in MPSoCs Through a Dynamic Frequency Scaling Technique
• Reduzindo o consumo de energia em MPSoCs heterogêneos via clock gating
• Reduzindo o Consumo de Potência em Networks-on-Chip através de Esquemas de Codificação de Dados.
• Reduzindo o consumo de potência em redes intra-chip através de esquemas de codificação de dados.
• Reduzindo Spill Code para Reduzir o consumo de Energia
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• Reusando Valores em uma Arquitetura Condicional Dinâmica
• Reuse-based Test Planning for Core-based Systems-on-Chip
• Reusing Values in a Dynamic Conditional Execution Architecture
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• RExLab - Laboratório de Experimentação Remota
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• RtrASSoc - Adaptável Superescalar Reconfigurável Sistema em Chip - Uma Ferramenta para Reconfiguração
• RtrASSoc - Adaptável Superscalar Reconfigurável Programável - Sistema em Chip - O Sistema Operacional Embutido
• RtrASSoc - Sistema Em Chip Adaptável Superescalar Reconfigurável - Processador Superescalar Embutido
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• Simulador usando lógica fuzzy para o controle automático de regeneradores de sopro simples
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• SISTEMA CYGNUS - A CONFIGURAÇÃO BÁSICA
• Sistema de Apoio ao Ensino Baseado em Agentes
• Sistema de Aquisição de Dados e Monitoramento Remoto de Câmaras Frias e Sistemas de Refrigeração.
• Sistema de Aquisição de Dados e Supervisão de Controles
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• Sistema de Comunicação Segura para Dispositivos Conectados à Internet das Coisas com utilização de Smart Cards
• Sistema de Controle para posicionamento preciso de atuadores pneumáticos
• Sistema de Controle para Veiculo Auto-Guiado por Fita Refletiva
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• Sistema de Infusão Intravenosa - um estudo de caso em Software/Hardware Codesign.
• Sistema de irrigação para culturas de alface crespa baseado em lógica fuzzy
• Sistema de navegação de robôs móveis autônomos para o transporte de documentos
• Sistema de Prototipagem rápida para processamento de imagens em tempo real
• Sistema de Tradução Binária de Dois Níves para Execução Multi-ISA
• Sistema Didático para Simulação de Circuitos Digitais
• Sistema Embarcado para transferência de sinais vitais usando o padrão Health Level 7 (HL7)
• Sistema Embarcado para um Monitor Holter que Utiliza o Modelo PPM na Compressão de Sinais ECG
• Sistema Embarcado Reconfigurável para Aquisição de Sinais de Eletrocardiograma
• SISTEMA ETHEL PARA EXAMES DE POSTUROGRAFIA UTILIZANDO WII BALANCE BOARD
• SISTEMA GERENCIADOR DE TOMADAS ELÉTRICAS INTELIGENTES
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• Sistema Inteligente para Controle de Processos
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• Sistema para aquisição e processamento de temperatura cutânea em bovinos e variáveis ambientais
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• Study of the audio coding algorithm of the MPEG-4 AAC standard and comparison among implementations of algorithm modules
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• Uma Arquitetura de Hardware para Estimação de Movimento Aplicada à Compressão de Vídeo.
• Uma Arquitetura Hardware/Software de um Núcleo NCAP segundo o Padrão IEEE 1451: uma prova de conceito
• Uma Arquitetura para Aplicações em Processamento de Imagens: um Estudo em Hardware/Software Codesign
• Uma arquitetura para execução de codigo comprimido em sistemas dedicados
• Uma arquitetura para verificação de blocos de computação gráfica em hardware
• Uma Arquitetura pra Aplicações em Processamento de Imagens: um Estudo em Hardware/Software
• Uma Arquitetura Reconfiguravel Para Prototipacao de Sistemas de Hardware e Software
• Uma Arquitetura Reconfigurável Heterôgenea para Rádios definidos por Software utilizando uma Rede-em-Chip
• Uma arquitetura RISC para processamento digital de sinais
• Uma Contribuição Ao Estudo do Efeito dos Distúrbios da Rede Elétrica Sobre A Operação Confiável de Microcomputadores.
• Uma Contribuição ao Estudo Teórico e Experimental de Uma Memória RAM Estática Monolítica com Dispositivos nMOS
• Uma Estação de Trabalho Para Visão Computacional
• Uma estratégia para a geração de sistemas embutidos baseada na metodologia Projeto de Sistemas Orientados à Aplicação
• Uma Ferramenta de Telepresença de Baixo Custo usando Oculus Rift: Desenvolvimento e Avaliação num Cenário de Videoconferência
• Uma ferramenta para a geração otimizada de fltros FIR paralelos com coeficientes constantes
• Uma ferramenta para automação da geração do leiaute de circuitos analógicos sobre uma matriz de transistores MOS pré-difundidos
• Uma Ferramenta para Projeto de Circuitos Integrados utilizando o Modelo de Atores e o Ptolemy
• Uma heurística polinomial para escalonamento de loops em arquiteturas reconfiguráveis de grão grosso
• Uma Implementação em FPGA de um Processador de Vizinhança para Aplicação em Imagens Digitais
• Uma implementação em Standard Cell de novos dispositivos PUF (Physical Unclonable Function)
• Uma implementação em VLSI para reconhecimento de padrões de imagens
• Uma Interface para o Aumento da Faixa de Frequências de Operação de FPAAS.
• Uma Interface PCI para Periféricos de Alta velocidade
• Uma memória cache com mapeamento dinâmico de blocos
• Uma metodologia analítico-determinística para a avaliação de desempenho no tempo de processadores de rede implementados como sistemas-sobre-silício.
• Uma metodologia de projetos para circuitos com reconfiguração dinâmica de hardware aplicada a support vector machines.
• Uma metodologia para Depuração de Hardware, usando a Ferramenta de CAD ChipScope Pro
• Uma metodologia para o desenvolvimento de aplicações de visão computacional utilizando um projeto conjunto de hardware e software
• Uma metodologia para síntese de circuitos digitais em FPGAs baseada em otimização multiobjetivo
• Uma Máquina Básica de Redução
• Uma máquina básica Edison
• UMA NOVA ARQUITETURA DE PILHA DE COMUNICAÇÃO EM REDE COM UM NÚMERO REDUZIDO DE CAMADAS
• Uma Plataforma de Hardware para Processamento de Imagem baseado na Transformada Imagem-Floresta (IFT)
• Uma Plataforma de Hardware para Processamento de Imagens baseada na Transformada Imagem-Floresta
• UMA PLATAFORMA HÍBRIDA BASEADA EM FPGA PARA A ACELERAÇÃO DE UM ALGORITMO DE ALINHAMENTO DE SEQUÊNCIAS BIOLÓGICAS
• Uma plataforma virtual para experimentos de ataques de canal lateral em sistemas baseados em redes-em-chip
• Uma proposta de Framework para Sistemas de Automação Residencial com Interface para WEB
• Uma proposta de integração VLSI do protocolo da camada de enlace da sinalização da RDSI
• Uma Proposta de Plataforma para Ensaios de Controle de Sistemas Usando DSPs
• Uma proposta de solução para utilização entre maiframes IBM e redes etherne
• Uma Proposta para Automatização da Análise da Interceptação Luminosa em Pastagens Utilizando uma Rede de Sensores sem Fio de Baixo Custo
• Uma Proposta para Geração de Tráfego e Avaliação de Desempenho para NoCs
• Uma rede Ethernet on chip parametrizável para aplicações DSP em FPGA
• Uma Rede Local de Baixo Custo
• Uma técnica de verificação formal para pi-calculus baseada em bi-simulação up-to e algoritmos de particionamento
• Unidades logicas e aritmeticas de alto desempenho:uma experiencia utilizando tecnicas alternativas
• Universal Set of Reversible Quaternary Logic Gates
• UPEM: Um Sistema que integra Microcontroladores e FPGAs - Arquiteturas, Protótipo e Desempenho de Periféricos -
• Urna Eletrônica Reconfigurável
• Usando as propriedades físicas dos componentes dosmedidores inteligentes para torná-los mais seguros
• Uso de Redes Neurais na Previsão de Desvios em Arquiteturas Superescalares
• Uso de tecnologias livres na coleta de dados meteorológicos no campo
• Utilizando Design Thinking no auxílio de portadores de TDAH
• Utilizando Programação Orientada a Aspectos no Projeto de Sistemas Hardware Desenvolvidos com SystemC
• Utilização de sensores e microcontroladores na análise e gerenciamento de risco de estruturas prediais
• Utilização de técnicas de análise estática e dinâmica para otimização de aplicações de propósito geral em GPUs
• Utilização De Um Sistema De Baixo Custo Para O Monitoramento Dos Parâmetros Temperatura E Umidade De Composteiras
• Vagner Santos da Rosa
• Vagner Schoaba
• Valdeci Pereira Belo
• Valdiney Alves Pimenta
• Valentin Obac Roda
• Validação de protótipo e análise de falhas no teste com feixe de elétrons : um estudo visando a sua automação
• Valmir Vicente Minella
• Valmor José Prevedello
• Valéria Mota
• Vander Vigolo
• Vanderlei Bernardo
• Vandersilvio da Silva
• Vanessa da Fonseca Rodrigues
• Vanessa Larize Alves de Carvalho
• Vanessa Padua Muniz
• Vanessa Suzuki Cim
• VANNGen - Uma Ferramenta CAD Flexível para Implementação de Redes Neurais Artificiais em Hardware
• Verification of Temporal Properties in Embedded Software
• Verificação Automática de Software e Sistemas
• Verificação de equivalência de circuitos combinacionais dissimilares através do reaproveitamento de cláusulas de conflito
• Verificação de equivalência em circuitos combinacionais utilizando simulação inteligente e reutilização de cláusulas de conflito
• Verificação de Timing Em Circuitos Vlsi Cmos Digitais
• Verificação e otimização de atraso durante a síntese física de circuitos integrados CMOS
• Verificação e Prototipação de Redes Intrachip: O estudo de caso Hermes-TB
• Verificação Funcional de Sistemas Digitais Utilizando Algoritmos Genéticos na Geração de Dados Aplicada à Metodologia VeriSC
• Verificação por Equivalência com Aceleração por Largura e Aprendizado de Cláusulas de Conflito
• vEye ? Um sistema de auxílio à navegação para deficientes visuais
• Viabilizando a simulação multi-threaded para modelos escritos em SystemC
• Victor Alberto Parcianello Benso
• Victor Araujo Ferraz
• Victor Lima Queiroz
• Victor Marin Contreras
• VICTOR MAURO GOULART FERREIRA
• Victor Paulo Peçanha Esteves
• Vilar Ribeiro de Figueiredo
• Vilson Soares de Siqueira
• Vinicius Antonio de Oliveira Martins
• Vinicius dos Santos Silva
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• Vinicius Pissaia de Souza
• Vinicius Ruiz Martins
• Viny Cesar Pereira
• Vinícius de Oliveira Santos
• Vinícius dos Santos Livramento
• Vinícius Duarte Lopes
• Virtualização de Hardware e Exploração da Memória de Contexto em Arquiteturas Reconfiguráveis
• Visão Computacional e Robótica
• Vitoldo Olstan Junior
• VITOR ANGELO POZZATTI RIGHI
• Vitor Fiorotto Astolfi
• Vitor Mateus Rangrab Galvão
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• Vladimir Castro Alves
• Vladimir Píccolo Barcelos
• VULNERABILIDADES DE SEGURANÇA E CONTRAMEDIDAS EM PLATAFORMAS MPSOC
• Vâner José Magalhães
• Vídeo Alfanumérico com Memória Encadeada
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• Webteste Teste de Estresse em Servidor Web
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• WTROPIC : um gerador automático de macro células CMOS acessível via WWW
• Wyllian Fressatti
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• Yatos e Wisdom: Plataforma de Software para Redes de Sensores
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• Ânderson dos Santos Ritta
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• Érick Henrique Pereira Nicolau
• Éttore Leandro Tognoli
• Évaluation des Performances au Niveau Système d'une Architecture SIMD Appliquée à la Comparaison de Séquences Génétiques